高速高精度流水线ADC数字校准算法研究与实现

摘要

流水线模数转换器（Pipeline ADC）因其高速、高精度、低功耗的特性以及在芯片面积方面的优势被广泛应用于宽带无线通信、视频图像处理等领域，是模拟集成电路研究的热点。但随着CMOS工艺尺寸和电压的不断下降，高性能模拟电路的设计变得愈发困难。因此，通过数字校准算法的辅助来提高转换器的性能成为流水线ADC的重要研究方向之一。
　　本文首先分析了流水线ADC的各种误差源，完成了流水线ADC的行为建模，为仿真验证实际误差条件下的不同校准算法的性能提供了平台。同时研究了流水线ADC数字校准的基本原理和通用校准模型，据此，重点研究了一种改进的基于跳变点高度测试的Offline校准算法和一种基于LMS的后台盲自适应数字校准算法，并对后者进行了ASIC实现。
　　改进的适用于1.5比特/级流水线ADC结构的Offline算法，能够较好地消除部分线性误差和运算放大器的非线性误差，且实现结构简单，但遗憾的是属于前台数字校准算法，不能很好地跟踪误差变化情况，影响了算法的适用范围。研究的基于LMS的后台盲自适应数字校准算法，同样能够很好地消除各种线性误差和运放的非线性误差，且能够后台工作。
　　采用改进的Offline算法校准后，12比特流水线ADC的SFDR性能从35.02 dB提高到83.34 dB，INL和DNL分别从97.5 LSB和1.1 LSB降低到0.92 LSB和0.8 LSB。采用基于LMS的后台盲自适应算法校准后，12比特流水线ADC的SFDR性能从31.87 dB提高到87.62 dB，INL和DNL分别从102 LSB和1.9 LSB降低到0.65 LSB和0.38 LSB。
　　最后，采用Synopsys公司的EDA系列工具对基于LMS的后台盲自适应电路在0.13μm工艺下进行逻辑综合、静态时序分析以及形式验证，得到满足时序约束和面积约束的前端网表，共使用了119377个基本单元。并采用Astro进行后端版图设计和初步的版图验证，最终版图面积约为4.5mm×4.3mm。

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缩略词表

第一章 绪论

1.1 研究背景

1.2 国内外研究现状

1.3 论文研究内容及组织结构

第二章 流水线ADC基本原理及误差分析

2.1 流水线ADC基本结构和关键单元

2.2 流水线ADC误差源分析

2.3 ADC性能指标与测试理论

2.4 一种12比特流水线ADC的行为级模型与性能仿真

2.5 小结

第三章 高速高精度流水线ADC数字校准算法研究

3.1 数字校准的基本原理与通用校准模型

3.2 改进基于跳变点高度测试的Offline校准算法的研究

3.3 基于LMS的后台盲自适应数字校准算法研究

3.4 小结

第四章 基于LMS的后台盲自适应校准算法RTL电路设计

4.1 电路设计参数

4.2 电路模块划分

4.3 电路验证与性能测试

4.4 小结

第五章 基于LMS的后台盲自适应校准电路的ASIC实现

5.1 逻辑综合

5.2 静态时序分析

5.3 形式验证

5.4 版图设计与验证

5.5 小结

第六章 总结与展望

6.1 总结

6.2 展望

致谢

参考文献

个人简历

攻读硕士学位期间的研究成果