基于虚拟SPM的加速器访存架构

摘要

随着处理器体系的发展，在通用多核处理器的结构上扩展加速核形成异构多核处理器平台，已经成为了高性能计算的趋势之一。在通用多核处理器上集成加速核，给处理核之间的互连方式的设计、多核平台下的存储层次的设计提出了新的挑战。异构处理器平台上互连方式与存储层次，将会在通用处理核与加速核之间构成一个通信接口。
　　 本文围绕通用处理核与加速核之间的数据通信问题，提出了一种基于虚拟SPM的加速核访存架构。加速核的数据逻辑上存储在本地存储中，物理上存储在由Cache虚拟化成的SPM中，让加速核通过存储器接口进行数据访问。通用核通过Cache/存储器接口，可直接访问加速核本地存储中的数据。
　　 本文首先提出了虚拟SPM加速核访存框架模型，加速核与通用核访问数据具有各自的访存接口，被逻辑上统一为虚拟SPM接口，物理上利用Cache的存储资源进行高效的访问与通信，同时提高了Cache的利用率。
　　 其次本文制定了虚拟SPM的分配策略，将虚拟SPM的物理地址映射到Cacheline，使得cache中的数据分配可以满足加速核对本地存储的访问需求。然而该策略可能会影响到原来的Cache中的数据。因此本文进一步提出“无效cache line优先”分配策略，在分配Cache line时尽量减少了对原来Cache中的数据产生影响。
　　 本文提出的虚拟SPM使用平坦存储管理机制，支持任务空间动态大小的调整，以适应不同任务的需求。在虚拟SPM的硬件基础上，为程序员提供了简单的程序编程接口，其API的使用与普通的堆内存申请、使用以及释放的方式一致。
　　 最后，本文基于时钟精确的模拟器SESC和Xilinx ML505 FPGA开发板相结合的实验方式，对本文提出的架构进行了实验验证和测试。实验结果表明，本文所述的基于虚拟SPM的加速核访存模型，保持其性能不变的前提下，在1MB的8路Cache中，最多可以为加速核提供0.875MB的虚拟SPM空间。与采用DMA进行数据通信的系统相比，本文提出的方法的性能有8.33％的提升。以关联度为8的Cache为例，本文提出的设计需要额外的存储代价为0.39％～1.56％。
　　 综上所述，本文针对异构多核系统中加速核的访存问题，设计了将cache虚拟化为本地存储的方法，节省了系统存储资源，并减少了系统的访存通信代价。