基于混合纠错码的可容错性高速缓存研究

摘要

较低的运行功耗是微处理器最重要的设计需求之一，而降低供电电压作为降低功耗最为有效的方法之一已经被广泛应用，但是随之产生的可靠性问题却越来越凸显。作为占据处理器绝大部分面积又决定着处理器供电电压能否持续降低的高速缓存，它的可靠性问题已经成为处理器低功耗设计的难点和关键点。业界对低电压下Cache的可靠性问题已经进行了深入的探索，本文在此基础上展开研究，主要内容和创新点归纳如下:
　　1.故障建模及基于故障注入的模拟器实现。通过对高速缓存的故障类型及其产生机理进行深入的研究分析，为本文实验故障进行建模。并通过研究分析各类故障注入技术优缺点，同时结合本文实际，设计实现了基于故障注入的CK-CPU模拟器并验证。
　　2.基于混合纠错码的可容错性Cache研究。基于脏数据正确性必须由CPU处理器保证，而干净数据可由片外恢复的数据特征，提出了一种基于混合纠错码的可容错性Cache结构。该结构将Cache分为多比特纠错码保护区域(MECC区域)和单比特纠错码保护区域（SECC区域），通过对替换策略和写命中SECC区的特殊处理，保证脏数据总存储于MECC区域而得到较强保护。基于EEMBC测试基准的实验结果表明，其与该领域最新研究VS-ECC-FIXED相比，降低了23.6％的纠错码存储信息量，性能提高5.9％，对低功耗Cache设计有重要的参考意义。

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摘要

图目录

表目录

1 绪论

1．1 研究背景与意义

1．2 可容错性高速缓存概述

1．2．1 高速缓存简介

1．2．2 高速缓存可靠性问题

1．2．3 容错性高速缓存介绍

1．3 可容错性高速缓存的研究现状

1．3．1 电路层面研究现状

1．3．2 体系结构层面研究现状

1．4 论文研究基础

1．5 论文研究内容和组织框架

2 故障建模及故障注入模拟器实现

2．1 故障模型研究及建模

2．1．1 故障模型研究

2．1．2 实验故障建模

2．2 基于故障注入的CK-CPU模拟器实现

2．2．1 CK-CPU模拟器设计

2．2．2 故障注入技术分析

2．2．3 故障注入点

2．2．4 故障注入实现

2．2．5 实验与分析

2．3 本章小结

3 基于混合纠错码的可容错性Cache研究

3．1 基于混合纠错码的可容错性Cache设计

3．1．1 Cache基本结构

3．1．2 新型替换策略

3．1．3 写命中SECC区域处理

3．1．4 基于BCH码的纠错设计

3．1．5 Cache工作原理

3．2 理论与实验分析

3．2．1 可靠性

3．2．2 面积

3．2．3 性能

3．3 本章小结

4 总结与展望

4．1 论文工作总结

4．2 论文的局限与展望

参考文献

作者简历及在校期间取得的科研成果