锁相环电路的设计及相位噪声分析

摘要

该论文设计了一个电荷泵锁相环电路，研究了其相位噪声特性并对该锁相环进行了详细的模拟。该锁相环主要用于MCU中的时钟产生模块，其输出的时钟信号占空比为50％，频率为128MHz，最高频率可以达到192MHz，可以满足在高速MCU系列集成电路的要求。 设计中采用了自顶向下的方法，对电荷泵锁相环电路从系统级开始研究，逐步过渡到晶体管级的模块的设计。首先，应用Matlab数学工具以及VerilogA语言建立了锁相环系统的数学模型和行为级模型，对环路参数进行了优化。其次，在确定了模块的指标后，对每一个模块进行了详细的设计与模拟，包括基准源，相位频率探测器(PFD)，电荷泵(ChargePump)，低通滤波器(LPF)，电压控制振荡器(VCO)和分频器(Divider)。然后，将模块组合成为系统后，分析了系统在不同的工艺、温度和电源电压下的工作情况，从模拟结果可以看出，各个模块以及整体锁相环电路的设计均达到了设计要求。最后，完成了版图的绘制与验证工作并已交付Foundry进行流片。 另一方面，该论文还对VCO以及锁相环系统相位噪声的基本理论进行了深入的研究，利用Hajimiri提出的VCO的相位噪声模型进行了预测，并与模拟结果进行了对比分析，此外还应用了周期性小信号的分析方法对锁相环系统的相位噪声进行了模拟与分析。 该论文的研究成果对于锁相环电路中的模块级设计与系统级设计，尤其是相位噪声的分析与模拟均有很好的指导意义和参考价值。

目录

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第一章绪论

1.1锁相环技术的发展

1.2本课题的目的及意义

1.3本论文的内容组织

第二章锁相环电路的基本原理

2.1锁相环的应用

2.1.1抑制数字系统中的时钟偏斜

2.1.2频率综合器

2.1.3时钟产生器

2.1.4时钟数据恢复电路

2.2锁相环的分类

2.3电荷泵锁相环的组成模块

2.3.1相位频率探测器

2.3.2电荷泵

2.3.3环路滤波器

2.3.4压控振荡器

2.3.5分频器

2.4锁相环系统的线性模型

2.5环路参数的定义

2.6滤波器参数的推导

第三章相位噪声的基本理论

3.1基本噪声理论

3.2相位噪声的概念

3.3 VCO相位噪声理论与模型

3.3.1 VCO相位噪声理论

3.3.2 Hajimiri提出的VCO相位噪声模型

3.4锁相环系统相位噪声理论

第四章锁相环的系统级设计

4.1设计流程

4.2系统级设计

4.2.1系统描述

4.2.2系统指标

4.2.3系统参数的确定

4.3锁相环系统级模型

4.3.1 Matlab构造数学模型

4.3.2 VerilogA构造行为级模型

第五章锁相环电路设计及模拟

5.1整体设计

5.2基准源的设计

5.2.1简单基准源的设计

5.2.2电流基准源的设计

5.2.3运算放大器的设计

5.3 PFD的设计

5.4电荷泵的设计

5.4.1沟道长度调制效应的影响

5.4.2电荷注入效应的影响

5.4.3时钟馈通效应的影响

5.4.4电荷共享效应的影响

5.5 VCO的设计

5.5.1环形差分结构VCO的设计

5.5.2环形CSA结构VCO的设计

5.5.3两种环形结构VCO的比较

5.6分频器的设计

5.7 PLL整体电路的模拟结果

第六章VCO及PLL的相位噪声模拟结果

6.1 VCO相位噪声的模拟

6.1.1 VCO相位噪声的预测

6.1.2皆波平衡分析

6.1.3 VCO相位噪声的模拟结果

6.1.4预测与模拟结果的比较

6.2 PLL相位噪声的模拟

6.2.1周期性小信号分析

6.2.2 PLL相位噪声的模拟结果

第七章版图设计及验证

7.1版图设计基础

7.1.1电阻的版图设计

7.1.2电容的版图设计

7.1.3电流镜的版图设计

7.2 PLL电路的版图设计

7.3版图验证

总结

参考文献

附录

发表论文和科研情况说明

致谢