低温Si工艺技术制备SiGe MOSFET的实验研究

摘要

本论文研究的目的是研究在Si基片上生长驰豫SiGe的新方法制备SiGe MOSFET.不同于UHVCVD,利用分子束外延(MBE)技术将更加精确得控制生长速度以及掺杂浓度,形成更为理想的Si/SiGe异质结.由于采用了低温Si生长技术,驰豫外延层的厚度由通常的数微米降到了400nm以内,这不但大大缩短了制备时间,改善了器件的热传导性能,而且降低了器件表面的粗糙度,阻隔了位错向表面攀升而在体内形成位错环,从而提高了器件性能.利用低温Si技术制备的驰豫Si<,0.8>Ge<,0.2>基片经原子力显微镜AFM测试,表面均方粗糙度RMS仅达10.2A.采用与Si相兼容的工艺技术(除少数高温工艺外),在此基片上成功制备的单管SiGe N/P MOSFET,经HP4155测试分析载流子迁移率在常温下最大有25％的提高.考虑到此次实验中驰豫基片中Ge主分较低,Si沟道应变有限,可以预见器件性能将能够有更进一步的提高.而低温Si生长技术在高Ge主分基片生长中的优势也将更加突出.

目录

文摘

英文文摘

独创性声明及关于论文使用授权的说明

第一章引言

1.1课题来源及研究意义

1.2摩尔定律危机与新材料、新器件结构研究

1.3国内外发展动态

1.4本课题的主要工作

第二章Si/SiGe异质结性质

2.1 Si、Ge体材料的能带结构

2.2 SiGe合金材料、薄膜的能带结构

2.2.1 Si1-xGex合金的晶格常数以及异质结界面的晶格失配

2.2.2 Si1-xGex合金的禁带宽度

2.2.3 Si1-xGex合金的电子/空穴迁移率

2.2.4 Si/Si1-xGex异质结的能带配置

2.3应变Si的特性

2.3.1应变Si的概念

2.3.2应变对Si能带结构的影响

2.3.3应变Si的电子/空穴迁移率

2.3.4应变Si/弛豫Si1-xGex异质结的能带配置

第三章应变Si沟道PMOSFET模拟与优化设计

3.1应变Si沟道MOSFET概述

3.2 PMOS优化设计

3.2.1器件结构

3.2.2器件模拟和参数优化

3.3模拟结果及分析

3.3.1常温下300K时载流子迁移率分布

3.3.2常温下300K时输出特性曲线

3.3.3最终结果分析

3.3.4 PMOS器件的结构改善

第四章SiGe MOSFETs N+外延材料生长的实验

4.1外延生长的发展概况

4.2N+ SiGe/Si材料生长的实验

4.2.1主要研究内容

4.2.2研究方法

4.2.3主要实验结果

第五章Si/SiGe异质结MOSFETs器件制备实验

5.1 SiGe异质结MOSFETs器件研究概况

5.2应变Si MOSFETs器件制备实验[21]

5.2.1器件结构

5.2.2实验流程

5.2.3结果及讨论

5.3注入成阱工艺实验

5.3.1实验步骤

5.3.2实验数据分析

5.3.3实验结论

结 论

致谢

参考文献

附录A、SIGEHCMOS工艺流程

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