基于FPGA流水线CPU的设计与实现

摘要

随着微电子技术的迅速发展,集成电路的集成度越来越高,同时推动了嵌入式系统由传统的板上系统时代进入片上系统(System on a Chip, SoC)时代。而CPU是SoC的核心,研究如何设计与实现有效的CPU成为SoC的关键问题。
　　本文基于现代EDA技术,在FPGA上设计并实现一种具有MIPS风格的16位五级流水线RISC CPU。在CPU设计和实现的过程中,所取得的主要研究成果有:
　　(1)选定MIPS体系结构为CPU的构架,以MIPS指令集为参考,设计指令集;通过抽象指令集中每条指令的共性,并结合流水线技术,设计五级(取指、译码、执行、访存、写回)流水线数据通路;采用VHDL实现数据通路上的功能模块。
　　(2)根据数据通路所需要的控制信号,设计能使数据通路有效工作的控制通路;针对控制相关,设计控制检测模块;针对软件异常和中断,设计中断控制器;采用VHDL实现控制通路、控制相关检测模块和中断控制器。
　　(3)针对所设计CPU的特性,基于FIFO(先进先出)和LRU(最近最少使用)两种算法设计两种指令Cache,并采用VHDL实现两种指令Cache,最后分别对两种Cache算法进行仿真和分析。
　　(4)将CPU的各个模块整合成CPU整机,针对不同的CPU功能,以所设计指令集编写测试程序进行仿真验证;将电路文件下载到硬件平台上进行验证,可以发现仿真验证和硬件平台验证是一致的。验证结果表明了所设计CPU的有效性。

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第一章 绪 论

§1.1 研究背景和意义

§1.2 CPU的发展现状

§1.3 研究内容

§1.4 结构安排

第二章 开发平台与CPU体系结构

§2.1 CPU设计与实现的相关技术

§2.2 CPU体系结构

§2.3 小结

第三章 数据通路设计与实现

§3.1 指令集设计

§3.2 数据通路设计

§3.3 数据通路的实现

§3.4 小结

第四章 控制通路设计与实现

§4.1 控制器实现原理

§4.2 控制器设计与实现

§4.3 其它功能部件设计和实现

§4.4 小结

第五章 指令Cache设计与实现

§5.1 Cache工作原理

§5.2 基于FIFO算法的指令Cache的设计与实现

§5.3 基于LRU算法的指令Cache的设计与实现

§5.4 小结

第六章 CPU功能验证

§6.1 旁路功能的验证

§6.2 CPU整体功能的验证

§6.3 小结

第七章 总结与展望

参考文献

致谢

作者在攻读硕士期间的主要研究成果