基于软硬件协同设计的虚拟机的并行性研究

摘要

动态二进制翻译技术与软硬件协同设计方法相结合，通过在硬件核心上集成专用硬件结构实现指令集体系结构，可以有效地解决虚拟机应用中二进制代码兼容问题，为动态二进制翻译与优化提供了一条新的思路。 本文在深入了解当前动态二进制翻译与虚拟机相关技术研究现状的基础上，展开对软硬件协同设计的并行虚拟机的深入研究。文中将基于软件实现的动态二进制翻译流程划分为代码加载、动态翻译和翻译后代码本地执行等三个主体部分，以及在主体流程基础上实现的动态优化。通过精心设计的硬件集成单元来完成动态翻译过程中的代码翻译，和动态优化中的目标代码缓存维护、源-目标执行代码入口地址映射、Profile 信息收集等任务，最终实现动态二进制翻译与优化，和翻译后代码的执行，两个线程级任务的异步并行化。文章在软硬件协同设计二进制翻译处理器模型基础上，提出了以提高二进制翻译处理器性能的硬件翻译单元构造算法与硬件加速优化框架，以及动态二进制翻译中的线程级并行性开发，并实现了软硬件协同设计虚拟机并行原型系统Co-design CrossBit。本文主要的创新点包括: 1. 研究了动态二进制翻译的任务流程以及性能模型。根据翻译正确性和优化性能的要求，对任务流程的关键部分给出相应的硬件支持策略和实现方案。在分析动态二进制翻译系统性能模型的基础上，提出了通过FPGA 技术在芯片内集成协处理器实现动态二进制翻译系统的线程级并行。 2.提出了并行动态二进制翻译模型。开发线程级并行性是提高处理器性能的重要手段。并行系统通过将动态二进制翻译的任务分配到两个处理核上执行，将代码翻译、profile 信息收集、缓存维护、源-目标执行代码入口地址等任务从二进制翻译器中源结构指令执行的关键路径上分离出来，提高系统的性能与实时性。 3.为了验证本文工作的正确性与性能优势，文章最后实现了原型翻译系统。设计的软硬件协同动态二进制翻译系统成功地实现了从用户级IA-32 整数指令到目标结构PowerPC的翻译与执行，根据标准SPEC基准测试程序，使得动态二进制翻译过程的正确性与本文提出算法的性能优势得到了验证。 实验表明，软硬件协同设计虚拟机可以很好的解决向新体系结构迁移时的各种兼容性问题。精心设计的硬件支持部件和硬件加速优化算法可以进一步提高动态二进制翻译的性能。可并行执行硬件集成单元的引入使处理器的执行任务得到极大简化，并可以灵活利用并行化技术。指令集结构的实现与底层执行机制实现的分离也为软硬件升级带来很大的灵活性。总之，动态二进制翻译技术与软硬件协同设计相结合的虚拟机系统，在有效解决二进制代码兼容问题的同时，不仅可以简化硬件，避免指令集与硬件专利权限制，而且可以通过动态优化技术改进性能，有很好的发展前景与应用价值。