一种DSP片上存储机制及其系统的设计与实现

摘要

存储器是微处理器内核中的关键部件,随着现代微处理器的发展,微处理器内核的运算部件对数据的并行性有了更高的要求,存储部件已经成为高性能微处理器提高性能的瓶颈。超哈佛结构的DSP的出现为提高存储部件性能提供了一种思路。本文设计并实现了一种支持超哈佛结构DSP数字信号处理器的存储机制,该存储机制允许处理器进行并行的访存操作,一个周期内最多可进行4次访问操作。文章所设计的存储机制主要分为存储器总线接口和双存取随机存储器两部分。在设计中,分别采用了分组式固定优先级仲裁算法、读写冲突自我解决机制、存储器布局优化以及高性能多级灵敏放大器等技术,对存储部件进行了优化设计,有效地提高了存储部件的整体性能。

目录

摘要

ABSTRACT

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第一章 绪论

1.1 课题意义及来源

1.2 DSP 处理器的发展

1.3 DSP 片上存储部件的发展现状

1.3.1 DSP 总线结构的发展现状

1.3.2 片上存储器的发展现状

1.4 本论文的主要工作

1.5 论文的组织结构

第二章 片内存储系统总体设计

2.1 目标 DSP 简介

2.1.1 简介

2.1.2 总线结构

2.1.3 中央处理器（CPU）

2.1.4 流水线结构

2.1.5 内部存储器组织

2.2 总体设计

2.2.1 设计目标

2.2.2 超哈佛结构简介

2.2.3 超哈佛结构硬件实现的考虑

2.2.4 片内存储部件的总体结构

2.2.5 超哈佛结构的工作实例

2.3 本章小结

第三章 存储器总线接口设计

3.1 总线接口设计思路

3.1.1 设计目标

3.1.2 功能分析

3.1.3 总线接口总体设计

3.2 总线译码器设计

3.2.1 片内器件地址分配

3.2.2 总线译码器的电路实现

3.3 总线仲裁器设计

3.3.1 仲裁算法设计

3.3.2 总线操作优先级定义

3.3.3 仲裁器硬件实现

3.4 冲突检测器设计

3.4.1 P、L 及 DMA 读冲突检测设计

3.4.2 W、H 及 DMA 写冲突检测设计及优化

3.5 本章小结

第四章 双存取随机存储器（DARAM）设计

4.1 双存取随机存储器设计思路

4.1.1 设计目标

4.1.2 存储器类型选择

4.1.3 双存取随机存储器总体设计

4.2 译码器设计

4.2.1 译码器设计的考虑

4.2.2 基于字线的存储器布局优化方法

4.2.3 基于位线的存储器布局优化方法

4.2.4 整体布局优化设计

4.2.5 译码电路设计

4.3 灵敏放大器设计

4.3.1 灵敏放大器介绍

4.3.2 灵敏放大器分类

4.3.3 新的灵敏放大器设计

4.3.4 电路仿真分析

4.4 读写端口电路设计

4.5 基于时序的控制电路设计

4.5.1 工作时序划分

4.5.2 地址译码使能信号产生电路设计

4.5.3 灵敏放大器使能信号产生电路

4.5.4 控制电路仿真分析

4.6 整体电路仿真分析

4.7 本章小结

第五章 功能仿真和性能分析

5.1 仿真工具介绍

5.1.1 VCS

5.1.2 NanoSim

5.2 仿真平台搭建

5.2.1 NanoSim-VCS 混合仿真平台

5.2.2 仿真平台设置

5.3 存储部件综合验证测试

5.3.1 超哈佛结构总线功能验证

5.3.2 总线冲突验证

5.3.3 FFT 程序测试

5.4 仿真结果分析

5.5 本章小结

第六章 结论

参考文献

致谢

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