为IP核设计提供可交互优化的Verilog预编译器

摘要

SV+预编译器能够使得电路设计人员不修改代码而能轻松获得硬件电路在资源消耗和时间需求上的均衡。在该项工作中,我们首先提出了一组简洁的语言结构来描述电路中的可重配置结构。这些语言结构可以嵌入到Verilog语言中,从而构成一个电路/算法的模板。用户在编译该模板的过程中,可以与SV+进行交互,从何获得不同的配置/优化效果。预编译根据用户不同的优化选项,能够生成相应的Verilog RTL代码,这些代码所描述的硬件电路不仅仅在面积-时间性能上不一样,在体系结构上也各不相同。SV+语言结构能在算法和数学计算的层面上描述电路部分因此设计者无须在使用该语言的时候花费巨大精力在电路细节上,如连线、模块调度。跟其他只针对一种电路/算法的编译器(如DFT编译器)不同,SV+语言结构可以用于任何电路中,只要其中包含SV+所能描述的电路结构。