并行Verilog模拟的研究与实现

摘要

在使用硬件描述语言设计数字电路的过程中，模拟是非常重要的一个环节，通过模拟可以实时反馈设计结果，使用户发现设计中存在的问题。但是随着集成电路设计规模和复杂度的不断增长，传统的串行模拟方法日益成为设计中的瓶颈。并行模拟由于在提高模拟速度方面有着巨大的潜力，得到了越来越多的关注。Verilog作为一门被广泛使用的硬件描述语言，如果能在并行Verilog模拟上有所突破，则必将提高我国在集成电路设计领域的竞争力，并对我国EDA的发展产生重要的推动作用。 本文首先介绍了并行Verilog模拟的原理和影响并行Verilog模拟的因素，在此基础上提出了一个并行Verilog模拟的框架并加以实现，通过将Verilog转换为C++，然后与底层并行模拟支持库进行链接，生成可执行的并行程序，进行并行模拟。整个系统按照功能可以分为三部分，即前端分析模块、并行模拟支持库和代码生成模块。前端分析模块将Verilog描述转换为中间格式，并行模拟支持库为并行Verilog模拟提供支持，代码生成模块负责电路划分以及生成可执行的C++代码。本文对这三部分的设计过程分别进行了详细的论述。 最后，在集群式高性能计算机上，用实际电路对系统进行了测试。实验结果表明本系统能够对Verilog描述的电路进行正确的模拟，并且也证明了并行模拟在提高模拟速度上的潜力。

目录

文摘

英文文摘

原创性声明和本论文使用授权说明

第一章前言

1.1电子设计自动化与Verilog语言

1.2并行Verilog模拟的研究意义

1.3国内外研究现状

1.4本文主要研究内容

第二章并行Verilog模拟的系统设计

2.1并行编程模型

2.2并行Verilog模拟方法

2.2.1解释型模拟和翻译型模拟

2.2.2模拟的并行化方法

2.3影响并行模拟性能的因素分析

2.4并行Verilog模拟系统的整体结构

第三章前端分析模块的设计与实现

3.1Verilog语法的概要描述

3.1.1 Verilog模块基本概念

3.1.2 Verilog中的行为建模语句

3.1.3 Verilog中的结构建模语句

3.2前端分析模块的结构

3.3中间格式的设计

3.4利用YACC与LEX实现前端分析模块

3.4.1 LEX与YACC简介

3.4.2预处理器的实现

3.4.3词法分析器的实现

3.4.4语法分析器的实现

3.4.5错误处理

第四章并行模拟核心库的构建

4.1 Verilog模拟语义

4.1.1全局状态

4.1.2模拟周期

4.2时间偏差协议的系统模型

4.2.1逻辑进程

4.2.2逻辑进程同步的语义规则

4.2.3时间偏差协议的同步控制机制

4.3 WARPED模拟核

4.3.1 WARPED模拟核简介

4.3.2 WARPED模拟核提供的编程接口

4.3.3 WARPED模拟核的通信层设计

4.4并行模拟核心库的结构

4.4.1模拟核心类

4.4.2数据类型

4.4.3内建器件

4.4.4同步信号

4.4.5并发进程

4.4.6赋值语句

第五章代码生成模块的设计与实现

5.1电路划分器的设计与实现

5.1.1电路划分的原则

5.1.2四种电路划分算法在系统中的实现

5.2代码生成器的设计与实现

5.2.1电路的确立

5.2.2代码生成

第六章实验与性能分析

6.1实验测试环境

6.1.1自强2000介绍

6.1.2并行逻辑模拟平台1.0

6.2基准测试电路说明

6.3测试结果

6.4结论

第七章总结与展望

7.1本文的工作总结

7.2进一步研究方向

参考文献

作者攻读硕士期间公开发表的论文

致 谢

附录 项目验收书