文摘
英文文摘
第一章引言
1.1.研究意义
1.2.研究背景和现状
1.2.1.高性能处理器中乘法器的应用现状
1.2.2.国外乘法器研究现状
1.2.3.国内乘法器研究现状
1.3.本文内容及章节安排
第二章乘法器算法和理论
2.1.乘法器原理
2.1.1.迭代乘法器
2.1.2.线性阵列乘法器
2.1.3.并行乘法器
2.1.4.乘法一般的实现步骤
2.2.乘法器编码算法
2.2.1.点图
2.2.2.Booth编码
2.2.3.Booth 2编码
2.2.4.Booth 3编码
2.2.5.冗余Booth 3编码
2.2.6.冗余项与补偿常数合并和小加法器位宽的选择
2.2.7.高阶Booth算法
2.2.8.符号位处理和有符号乘法
2.2.9.关于编码算法的其它问题
2.2.10.Booth编码算法小结
2.3.乘法器拓扑结构
2.3.1.规整拓扑结构
2.3.2.树型拓扑结构
2.3.3.非规整拓扑结构
2.3.4.拓扑结构小结
2.4.高性能加法器理论
2.4.1.记忆方法
2.4.2.全加器
2.4.3.行波进位加法器
2.4.4.进位选择加法器
2.4.5.超前进位加法器
2.4.6.并行前缀加法器
2.4.7.加法器的小结
2.5.流水线乘法器
2.6.小结
第三章高性能并行乘法器VLSI结构
3.1.CMOS逻辑结构
3.1.1.静态CMOS逻辑
3.1.2.传输管逻辑
3.1.3.其它逻辑结构
3.1.4.不同逻辑结构实现一位全加器的比较
3.2.高性能乘法器VLSI实现方法
3.2.1.部分积产生电路
3.2.2.4∶2压缩单元
3.2.3.高速加法器
3.3.小结
第四章高性能乘法器的设计
4.1.设计方法
4.2.工艺和模拟条件
4.3.晶体管级电路的研究
4.3.1.反向器的宽度比
4.3.2.多路选择器的研究
4.3.3.传输门的输入电容和输入电阻
4.4.部分积产生部分的设计
4.4.1.改进的Booth解码和部分积产生电路
4.4.2.非对称驱动和压缩提前
4.4.3.符号位处理
4.5.树型压缩部分的设计
4.5.1.树型压缩电路
4.5.2.4：2压缩单元电路
4.5.3.版图实现
4.6.高性能加法器的设计
4.6.1.基于进位选择的进位信号产生和传播电路
4.6.2.分段加法器
4.6.3.超前进位电路
4.6.4.终和选择电路
4.7.流水线的设计
4.8.小结
第五章验证策略和实现结果
5.1.验证策略
5.2.前仿真结果
5.2.1.Booth解码和部分积选择电路的实现结果
5.2.2.树型压缩的实现结果
5.2.3.分段高速加法器的实现结果
5.3.后仿真结果
5.4.性能比较
第六章总结和展望展望
参考文献
在学研究成果
后记
论文独创性声明及论文使用授权声明
