一种高精度、以数字锁相环为基础的网元时钟芯片的设计与实现

摘要

传统的网元时钟电路由模拟锁相外加软件或微处理机来实现。但是这种方法对电源噪声非常敏感，而且分立元件的实现方法所占用的体积以及消耗的功耗都比较大。随着数字技术的发展，促进了数字锁相频率合成器集成化程度的提高和体积的缩小。为了减少元器件数量并提高性能，现在更倾向于用数字锁相环代替模拟锁相环，以确保在不同温度、电压的情况下性能一致。　　本文研究了数字锁相环的电路、系统架构和分数式频率合成。以数字锁相环为基础，并采用数模混合技术，设计了WANCLOCK电路，在单片上集成网元时钟模块的大部分功能。它应用于通信设备中，使得工作频率的选择变得极为简单而又精确。　　本芯片所有指标均符合ITU-TG.783，G811-813，BellcoreGR-253-CORE,GR_1244_CORE和ETSI300011等协议的规定。

目录

摘要

第一章 前言

1.2数字锁相环网元时钟电路的发展

1.3本文研究目标和内容

第二章锁相环电路基础和数字锁相环

2.1锁相环电路的基本结构和工作原理

2.1.1锁相环的环路组成

2.1.2环路的相位模型

2.1.3锁相环的跟踪特性

2.2数字锁相环设计

2.2.1数字锁相环基本原理

2.2.2全数字锁相环的设计

2.2.3系统架构

第三章 WAN_dp11网元时钟芯片的架构与功能

3.1时钟指标要求和相关的技术术语

3.2 WAN_DPLL网元时钟电路的功能及框图

3.2.1 WAN_DPLL网元时钟电路的主要功能特点

3.2.2各模块功能简述

第四章 数字锁相环(DPLL)

4.1数字锁相环的系统架构设计

1.模拟锁相环及延迟线

2.鉴相器

3.PI数字滤波器

4.数控振荡器

5.分数分频

4.2数字锁相环的线性相位模型

第五章 分数分频

5.1传统的分数分频

5.1.1整数分频的噪声形成与抑制

5.1.2时变分频值锁相环路模型

5.1.3传统的分数分频

5.2本芯片的分数分频

5.2.1理论与公式推导

5.2.2分数分频输出的产生

5.2.3本芯片分数分频方法的优点

第六章 芯片的测试结果与应用

6.1芯片测试

6.2芯片的应用

第七章结论

参考文献

感谢

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