低抖动时钟占空比校准电路的研究与设计

摘要

在双倍数据率同步动态随机存取存储器(DDR SDRAM)、流水线型模数转换器(Pipeline ADC)和时钟数据恢复(Clock Data Recovery, CDR)等电路中，50％的时钟占空比的时钟能够最大限度地提高时钟电平的利用效率，从而保障系统的正常运作和效能的最佳发挥。然而随着这些系统中时钟频率的提高，时钟信号在传播过程中越来越容易受到工艺温度电压的波动和噪声的影响而产生占空比失调，使输入时钟信号偏离理想50％占空比，时钟占空比校准电路就是为解决这一问题为设计的一类电路。
　　本论文首先介绍了流水线型模数转换器的一些非理想效应，并对时钟的非理想特性对流水线型模数转换器的性能影响做了定量分析;然后介绍了一些典型结构的时钟占空比校准电路，分析比较了模拟、数字和混合式时钟占空比校准电路，并对其中的基本电路单元进行了进一步的分析，得出本次设计所采用的校准结构;由于本次设计的时钟占空比校准电路是应用于高速高精度流水线型模数转换器中的，因此其抖动性能非常重要，所以本论文又对输入时钟驱动电路和反相器的抖动进行了专门得分析，从而为电路的低抖动设计奠定理论基础;最后，采用了TSMC0.18μm工艺完成了低抖动时钟占空比校准电路的设计。
　　本次设计采用了基于连续时间积分器为检测级、可调延时反相器为调整级的结构，并且带有时钟驱动电路和指示电路，spectre仿真结果显示:其工作频率范围大于50MHz～400MHz，在50MHz的时钟频率下可调占空比大于10％～90％;在400MHz的时钟频率下可调占空比范围约为20％～80％。在200MHz的时钟输入下引入的附加抖动为小于70fs并且在整个工作频率范围内它的校准误差小于0.5％。

目录

摘要

第一章 绪论

1．1 背景

1．2 研究现状

1．3 论文的主要研究内容和组织结构

第二章 流水线型模数转换器的非理想特性分析

2．1 模数转换器简介

2．2 模数转换器的性能参数

2．3 流水线型模数转换器的基本结构和工作原理

2．4 流水线型模数转换器的误差分析

2．4．1 MOS开关的热噪声

2．4．2 MOS开关的电荷注入和时钟馈通效应

2．4．3 采样保持电路的非理想效应

2．4．4 相乘数模转换器(MDAC)

2．4．5 子级模数转换器(Sub-ADC)

2．5 时钟的非理想效应

2．5．1 孔径抖动和时钟抖动对模数转换器信噪比的影响

2．5．2 时钟占空比对流水线型模数转换器的影响

第三章 时钟占空比校准电路的研究

3．1 校准电路性能的标准

3．2 时钟占空比校准电路的研究与比较

3．2．1 时钟占空比校准电路的研究

3．2．2 综合比较

3．3 基本电路的研究与设计

3．3．1 检测级

3．3．2 调整级

3．4 抖动分析

3．4．1 抖动的定义

3．4．2 反相器和时钟驱动电路的抖动分析

第四章 时钟占空比校准电路的设计

4．1 整体电路设计

4．2 模块电路设计

4．2．1 时钟驱动电路

4．2．2 占空比校准电路

4．3 电路的性能分析与仿真

4．3．1 工作频率范围和可调占空比范围

4．3．2 环路稳定性和调整精度

4．3．3 建立时间和附加抖动

第五章 版图设计和后仿真

5．1 版图设计

5．1．1 低噪声设计

5．1．2 匹配设计

5．1．3 最终版图

5．2 后仿真结果

第六章 总结与展望

致谢

参考文献

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