基于异构FPGA的行为综合研究

摘要

异构的现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)除了包含十分灵活的“软件”可编程逻辑和布线之外，还包含具有专有用途的“硬件”结构。其行为综合以基于同构FPGA的行为综合为基础，是FPGA支持软件系统重要的组成部分。
　　 本文提出了一种基于异构FPGA的行为综合设计方案并予以实现。首先对描述电路进行分析，通过部分映射将专用电路模块映射成基于片的异构结构、软异构结构或者是逻辑门，并在优化后绑定到技术独立模块；再将传统的通用逻辑映射成查找表，最后生成由复杂的逻辑结构和原始门电路组成的网表。
　　 实验表明，基于异构FPGA的行为综合省略了专用电路的逻辑综合和优化过程，提高了行为综合的执行效率，减小了得到的网表文件大小，加快了整个FPGA的设计流程。

目录

文摘

英文文摘

第一章 绪论

1.1 引言

1.2 课题来源

1.3 FPGA的应用及行为综合研究现状

1.4 工作概要及章节安排

第二章 行为综合基础

2.1 FPGA的基本结构及开发流程

2.1.1 FPGA的基本结构

2.1.2 异构FPGA的基本结构

2.1.3 FPGA开发的基本流程

2.2 与行为综合相关的文件格式

2.2.1 伯克利逻辑交互格式(BLIF)

2.2.2 综合与验证交互格式(BLIF-MV)

2.3 本章小结

第三章 异构FPGA行为综合研究

3.1 同构FPGA行为综合分析

3.1.1 可综合的Verilog子集

3.1.2 可综合子集的基本结构和一些扩展

3.1.3 编译器选项

3.1.4 隐式时钟VS显式时钟

3.2 异构FPGA行为综合设计

3.2.1 相关定义和算法描述

3.2.2 行为综合中的几个优化

3.3 本章小结

第四章 实验

4.1 实验环境

4.2 实验结果

4.2.1 同构FPGA行为综合实验结果

4.2.2 异构FPGA行为综合实验结果

4.3 分析及结论

第五章 结论

5.1 本文总结

5.2 下一步的工作

致谢

参考文献

作者在读期间的研究成果