基于FPGA的H.264帧内编码模块的实现与优化

摘要

H.264作为主流的视频压缩编码标准之一，有着很高的编码压缩率以及良好的网络适应性，目前有很多开源项目都以软件的形式对H.264编码进行实现，如x264、JM等。由于这些软件编码器要求的计算复杂度很高，如果直接将其移植到ARM等嵌入式设备上后，那么对于大多数视频都难达到30f/s的实时编码速度的要求。另一方面，虽然H.264的底层运算虽然比较繁杂，但是非常适合硬件去实现。而FPGA所具有的运算能力和并行化处理能力在不断的提高，所以基于FPGA来硬件实现H.264编码器成为提高其在嵌入式设备上编码速率的重要途径，由于时间有限本文只实现了帧内编码部分。
　　本文在了解H.264标准的基本原理和FPGA开发流程的基础上，利用VHDL硬件描述语言对H.264的帧内编码部分进行了FPGA实现。同时对其中的4个核心模块（帧内预测、CAVLC、量化、反量化）都进行了流水线并行化处理方面的优化，然后对优化后的模块进行了相应的仿真、验证工作，证明了经过优化后模块运行的正确性。最后对基于FPGA且优化后系统的整体性能进行了相应的分析和测试，并跟软件编码器、优化前的FPGA编码器进行了对比。最终得到的基于FPGA且优化后的帧内硬件编码器在DE1-SOC开发板上运行，对720p视频编码达到的平均编码速率为35.7f/s，达到了对高清视频30f/s的实时压缩速率的要求。

目录

封面

声明

中文摘要

英文摘要

插图索引

表格索引

符号对照表

缩略语对照表

目录

第一章 绪论

1.1研究背景

1.2视频压缩技术的发展历史

1.3研究现状

1.4本文主要内容及结构安排

第二章 H.264压缩标准及FPGA开发流程

2.1 H.264编码器简介

2.2 H.264编码关键技术

2.3 FPGA可编程逻辑技术

2.4硬件开发环境

第三章 帧内编码模块的实现与优化

3.1亮度intra4x4

3.2熵编码

3.3量化

3.4反量化

第四章 编码器整体设计与性能分析

4.1整体设计

4.2性能分析

第五章 总结与展望

参考文献

致谢