基于UVM的SM4算法模块验证研究

摘要

芯片的验证工作是芯片制造和测试中最主要的部分，占据整个SOC研发周期的一半以上。如何高效的完成芯片的验证工作，已经变成集成电路（IC,Integrated Circuit）发展亟待解决的问题。 本文基于UVM（Universal Verification Methodology）方法学，采用SystemVerilog语言，针对SM4算法模块，设计了一款灵活、可靠以及可重用性强的验证平台。通过对BYCD00系列芯片的内部架构以及芯片中待测的SM4算法模块的内部结构的研究，将SM4算法模块在芯片中的通信划分为两部分：一部分通过AHB总线同CPU进行通信，另一部分通过接口信号同其他模块进行通信。据此分别建立了针对AHB总线驱动和其他模块驱动的两个独立完整的验证组件，以及针对两个组件的两组Transaction，将数据信息打包以实现各个组件间的数据高效传递；还建立了两组虚拟接口（virtual interface）用来实现验证平台和DUT（Design Under Test）之间的信息交互，并采用phase机制实现验证平台中各组件的有机联动，方便控制整个验证平台验证工作的启动和结束。该验证平台包含待测设计（DUT）激励驱动、输出结果监测、参考模型以及输出结果分析四个主要模块。其中，激励驱动的模块采用sequence机制产生受约束的随机激励，简化了验证平台的接口信息，减少代码出错率，增加了验证平台的可靠性。参考模型使用SystemVerilog语言进行搭建，采用事物级（transaction-level）的通信方式，保证了验证平台通信方式的统一。验证平台采用参数化的设计思想，平台间进行参数化可配的事物级（transaction-level）信息传递，增加了验证平台的可重用性，便于验证平台在项目间的移植。验证平台的运行采用并行仿真的方式，增加了验证效率，有效缩短验证周期。验证平台通过脚本的方式控制仿真速度，实现了验证平台仿真速度可控，增加了验证平台的灵活性。 基于以上研究，针对SM4算法模块进行验证需求分析。根据分析结果，提取功能测试点，设计多组验证测试用例，并由VCS仿真器进行覆盖率的收集。结果表明，功能覆盖率全部覆盖达到100%，代码覆盖率达到95%以上，达到验证要求，满足当前芯片技术发展对验证技术的新要求。

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