高频CMOS数字锁相环关键技术研究

摘要

现代信息技术的高速发展使得对应用中的射频通信系统提出了更高的要求，而锁相环是其中必不可少的关键模块，因为锁相环的性能在很大程度上决定着整个系统的优劣。随着集成电路制造工艺的快速发展，CMOS制造工艺已经进入了深亚微米时代，工艺特征尺寸的不断缩小使得模拟电路的设计更加困难，同时数字电路的优势也在不断凸显，在应用中尽可能使用数字电路取代模拟电路已经成为一种必然趋势。数字锁相环凭借良好的集成性，可编程的灵活性，更小的面积，更低的功耗以及较好的噪声性能得到广泛的关注和研究。 本文研究并提出了一种高分辨率低功耗低噪声CMOS数字锁相环电路。相位检测由基于ADC的鉴相器完成，该部分包括采样电路、电荷泵、时间域可变增益放大电路和SAR-ADC。鉴相过程采用亚采样原理避免了分频器的使用，带内噪声不会被扩大N2倍，优化了环路噪声性能，同时亚采样原理也因为具有高检测增益而被广泛使用。由电荷泵和脉冲产生电路构成的时间域可变增益放大电路进一步提高了锁相环的分辨率。SAR-ADC将电压信号转换为数字信号，从而避免使用占用面积很大的模拟滤波器，改为使用占用面积小同时灵活性更高的数字环路滤波器。因此与传统模拟鉴相器相比，基于SAR-ADC的鉴相器节省了更多的面积和功耗。 本文的主要工作内容有：1、介绍锁相环电路的研究发展现状，分析数字锁相环原理、结构以及主要性能指标，建立相关模型，推导并分析环路特性和噪声特性；2、提出一种基于SAR-ADC的鉴相器，并采用亚采样原理进行鉴相。这种结构的鉴相器将传统数字锁相环中TDC鉴相器在时间域的鉴相过程转换到电压域，可以提高鉴相器的分辨率；3、在电压域鉴相的基础上，又提出了时间域可变增益放大器的概念，可以在时间域改变增益，在相位偏差较小时通过延长电荷泵的工作时间得到更大的电压积累，相当于在时间域增加了增益，进一步提高鉴相器分辨率；4、分析并设计了一种高精度数控振荡器。该数控振荡器采用NMOS作为互耦晶体管对的LC振荡器结构，可变开关电容阵列分为粗调、中调和精调三部分，可以在满足输出频率范围的情况下大幅提高数控振荡器的精度。 本文基于台湾积体电路制造公司TSMC65nm1P9M工艺设计，采用自顶向下的设计方法实现了一种高分辨率低功耗低噪声CMOS数字锁相环电路，其中的主要模块有：采样保持电路，电荷泵，时间域可变增益放大电路，脉冲产生电路，SAR-ADC，数字环路滤波器，数控振荡器等。仿真结果显示在电源电压1.2V，温度27℃，tt工艺下，参考时钟50MHz，鉴相器的分辨率可以达到165fs，锁相环频率输出范围为4.13~5.52GHz，中心频率为5.09GHz，相位噪声低于-113.8dBc/Hz@1MHz，芯片总功耗为10.6mW，锁定时间小于10μs，芯片面积为0.25mm2。

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