基于FPGA的RC5加密芯片的设计与实现

摘要

伴随着我国国民经济的快速发展和社会信息化进程的加快，信息的安全问题也随之得到了越来越多的关注，对信息安全的核心密码技术的研究就变得重要而紧迫。
　　本文介绍了基于FPGA的RC5加密芯片的设计与实现，RC5的字长、加密轮数密钥长度都可以改变，而且只涉及初等运算，这使它具有很好的适应性和很高的运算速度，非常适用于硬件和软件实现，从而具有广泛的应用。
　　本文在分析RC5加密算法原理的基础上提出了一种基于全循环模式的规模优化的电路设计方案，即在芯片中只设置实现一轮加/解密变换所需要的硬件电路，在有限状态机的控制下，通过循环使用该电路12次完成对一组数据的12轮加/解密变换。
　　基于上述设计思想，本文针对字长为32位、加密轮数为12轮、密钥长度为16个字节的RC5加密芯片的体系结构进行了详细设计，建立了该芯片的VerilogHDL模型并进行了功能仿真，基于FPGA对该Verilog HDL模型进行了综合优化、布局布线、静态时序分析，最终基于FPGA实现了RC5-32/12/16加密芯片，并在真实的应用环境中对其进行了测试。测试结果表明所设计的RC5-32/12/16加密芯片实现了预期的功能。
　　本论文研究中使用的EDA工具软件是Modelsim10.0和QuartusⅡ9.1，硬件实现使用的FPGA芯片是ALTERA公司的Cyclone EP1C12Q240C8。实验结果表明，RC5加密芯片共使用了1782个逻辑单元，系统的时钟频率可以达到64.4MHz，信息加/解密的峰值速度为343Mb/s，系统功耗为82.54mW。

目录

摘要

前言

1 密码学

1．1 密码学介绍

1．2 密码学中的基本概念

1．2．1 密码学中的基本术语

1．2．2 密码学的主要任务

1．3 密码体制的分类

1．3．1 对称密码体制

1．3．2 非对称密码体制

1．4 分组密码算法

1．4．1 分组密码的研究意义

1．4．2 分组密码研究与进展

1．4．3 国内外分组密码算法的研究现状

1．4．4 分组密码研究目的

1．4．5 分组密码算法的数学模型

1．4．6 分组密码的设计思想

1．5 研究目的与意义

2 RC5算法介绍

2．1 RC5对称加密算法

2．1．1 字与字节

2．1．2 RC5参数的选择

2．1．3 RC5字运算部件

2．1．4 密钥及密钥参量

2．2 密钥扩展算法

2．3 加密

2．4 解密

2．5 开发工具简介

3 RC5加／解密芯片的设计与功能仿真

3．1 规模优化设计

3．2 RC5加／解密芯片的总体功能设计

3．3 RC5加／解密芯片的总体结构设计

3．3．1 算法特点

3．3．2 设计方案

3．3．3 RC5设计思想

3．3．4 RC5模块框图及外部信号说明

3．3．5 RC5加／解密芯片体系结构设计

3．4 RC5加／解密芯片的具体实现与功能仿真

3．4．1 密钥扩展模块设计

3．4．2 加密模块的设计

3．4．3 解密模块的设计

3．4．4 RC5顶层模块的仿真

3．4．5 本节小结

4 RC5加密芯片综合与静态时序分析及FPGA验证

4．1 Quartus Ⅱ中的工程

4．2 RC5加密芯片的综合

4．2．1 综合简介

4．2．2 对RC5加密芯片进行综合

4．3 RC5加密芯片的静态时序分析

4．3．1 静态时序分析简介

4．3．2 静态时序分析的基本概念

4．3．3 Quartus Ⅱ的时序约束

4．3．4 RC5加密芯片的时序分析过程

4．4 功耗报告分析

4．5 FPGA实现与验证

4．6 本章小结

结论

参考文献

致谢

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