饱和乘加运算单元的设计与优化

摘要

本文介绍了一种24位x24位+48位(饱和运算)单元(MAC)的设计，在本文设计的饱和MAC单元中，主要包括乘法器、加法器、饱和处理三部分设计。在乘法器的设计中，采用改进的booth算法(MBA)来减少部分积的数目，用由压缩器(compressor)组成的华莱士树(Wallacetree)将产生的部分积相加。为了进一步提高MAC单元的速度，将被加数作为乘法器的一个部分积参与到华莱士树阵列中完成乘加运算，采用分组的超前进位加法器作为乘法器的最终加法器。考虑到乘加运算过程中会发生溢出，增加了饱和检测和饱和值修正逻辑来进行饱和处理。饱和MAC单元采用SMIC0.186层金属连线，全手工方式进行整个版图的设计，物理版图尺寸为：679.2μmx132.5μm(0.0896平方毫米)。作为比较，利用synopsys的DC工具综合了一个基于标准单元的饱和MAC单元。用nanosim+VCS协同仿真方法对电路进行仿真的结果表明，本饱和MAC单元最坏路径延迟为3.01ns，与基于标准单元的饱和MAC相比，速度提高了17.2％，面积节省了约43.5％，在相同测试激励条件下，功耗降低了14.7％。对饱和MAC单元进行了Verilog模型、时序模型和物理模型的建模，可以作为一个硬IP用于多媒体处理soc芯片中。

目录

文摘

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第一章绪论

1.1背景

1.2目前加法器及乘法器的研究现状

1.3论文的主要工作

1.4论文的结构

第二章MAC、加法器、乘法器的算法以及实现结构

2.1乘加单元

2.2加法器单元

2.2.1行波进位加法器(Ripple Carry Adder-RCA)

2.2.2跳跃进位加法器(Carry Skip Adder)

2.2.3进位选择加法器(Carry Select Adder)

2.2.4超前进位加法器(Carry Lookaheade Adder-CLA)

2.3乘法器单元

2.3.1乘法器中常用的几种算法

2.3.2乘法器中常用的几种实现结构

第三章24位X 24位高速并行乘法器的设计

3.1 BOOTH编码及部分积的生成

3.1.1 24位x 24位的Booth编码及部分积生成

3.1.2 24位x 24位Booth编码及部分积生成电路

3.2部分积的相加(WALLACE TREE阵列)

3.3最终加法器

3.3.1 24位x 24位乘法器的最终加法器

第四章24位X24位+48位饱和MAC单元的优化设计

4.1饱和操作

4.1.1乘法的饱和操作

4.1.2加法的饱和操作

4.1.3 MAC的饱和操作

4.2 24位x24位+48位饱和MAC的设计

4.3 24位x24位+48位饱和MAC单元版图设计

4.3.1底层单元的版图设计

4.3.2MAC单元的布局布线

第五章24位X24位+48位饱和MAC单元的仿真及建模

5.1饱和MAC的仿真

5.1.1 Nanosim+VCS仿真平台的搭建

5.1.2时序路径分析

5.1.3饱和MAC电路仿真

5.2饱和MAC单元的建模

5.2.1饱和MAC单元的Verilog模型

5.2.2饱和MAC单元的时序建模

5.2.3饱和MAC单元的物理建模

结束语

致谢

附录

参考文献

在校期间发表的论文清单