M-DSP定点运算单元及混洗单元的设计验证与优化

摘要

随着航空航天、通信、医疗等领域中数据处理量的增大以及实时信息处理能力的需求提升，使得高性能DSP（Digital Signal Processing）成为国内外的研究热点。M-DSP是一款自主研发的32位高性能DSP，采用11发射的超长指令字（VLIW）体系结构，拥有强大的并行计算能力，在40nm工艺下主频达1GHz。本文基于M-DSP的研发平台，完成IALU单元和混洗单元的设计、优化、验证工作，主要内容如下：
　　一、根据M-DSP的设计需求，设计了IALU单元的指令集和微体系结构，并实现了两种各具优点的IALU单元设计方案。一种是以Kogge-Stone树为核心的加法器分立式IALU结构，具有较好的时序，而且便于采用门控精细控制功耗，但面积较大；另一种是二级超前进位加法器IALU结构， IALU大多数指令通过复用加法器实现，IALU单元面积较小，但其结构复杂，时序相对较差。本文根据M-DSP的设计需要最终采用第一种实现方案。
　　二、目前，传统的混洗指令需要使用Load指令提前加载混洗模式，这种方式占用过多的系统寄存器资源并且执行周期较长。为克服上述问题，本文设计了一款配置和执行相分离，并且拥有特定的混洗模式地址寄存器和混洗模式存储体的高效混洗单元。
　　三、针对本文所设计的IALU单元和混洗单元的特点，设计了完整详细的验证方案。主要采用模拟验证的方法，分别从模块级到系统级对IALU单元和混洗单元进行验证。模块级验证包括功能点、ATEC和随机数验证；系统级包括全局信号和指令组合验证等，并对验证情况做覆盖率统计，分析消除验证盲点。另外，采用形式化验证的方法，验证综合后网表和RTL级代码的一致性。
　　四、分别对IALU单元和混洗单元设计采用树状选择结构、逻辑优化和流水线技术等方法进行时序优化，并采用门控时钟、逻辑重组、操作数隔离和状态码优化等方法进行RTL级功耗优化。最后在40nm CMOS工艺下，使用Design Complier综合工具对IALU单元和Shuffle单元进行综合，其中IALU关键路径延时为400ps，总面积为7004.2372um2；Shuffle单元关键路径延时为430ps，总面积为151811.721um2，结果表明其性能、面积达到M-DSP的设计要求。

目录

声明

第一章 绪论

1.1 研究背景与意义

1.2 M-DSP体系结构

1.3相关研究

1.4研究内容和组成结构

第二章 定点ALU单元的结构设计

2.1 IALU指令集的设计

2.2加法器分立式结构的IALU设计

2.3 基于二级超前进位加法器的IALU设计

2.4两种IALU结构的对比

2.5 本章小结

第三章 shuffle单元的设计

3.1 shuffle单元的指令设计

3.2 shuffle单元的结构设计

3.3 本章小结

第四章 IALU单元及shuffle单元的验证

4.1验证综述

4.2 IALU单元及Shuffle单元的验证

4.3本章小结

第五章 IALU单元及shuffle单元的优化与综合

5.1 IALU单元的优化

5.2 IALU单元及shuffle单元的综合

5.3 本章小结

第六章 结束语

6.1全文工作总结

6.2未来工作展望

致谢

参考文献

作者在学期间取得的学术成果