基于噪声分析低抖动全数字锁相环设计

摘要

由于高性能、低成本已成为SoC设计的主要挑战,作为片上时钟发生器的锁相环设计变得非常关键。全数字锁相环由于在工艺上与数字电路兼容,低成本而获得了广泛应用。然而由于全数字锁相环输出频率存在离散特性,引入量化噪声大,导致输出时钟抖动比较大。因此低抖动设计已成为全数字锁相环设计的关键技术。 本文设计了一种面向系统芯片片上时钟产生的全数字锁相环。首先分析系统芯片对锁相环具体要求,确定锁相环IP核的各项性能指标和基本结构框架。其次建立全数字锁相环的系统模型,通过matlab仿真验证其稳定性。然后推导ADPLL的噪声传输函数,分析传输函数对各种噪声源的抑制情况,确定ADPLL的环路带宽：详细分析数控振荡器的噪声：器件噪声与电源噪声,推导DCO输出时钟抖动与各类噪声之间的量化关系,为设计低抖动DCO提供理论依据。根据电源噪声与输出时钟抖动关系的分析,在版图中加入退耦电容,完成ADPLL版图的最终设计。最后建立ADPLL的时序、功能和物理模型,实现了一个可复用的锁相环IP核。在电路设计过程中,数控振荡器采用全定制设计方法,其他模块则采用硬件描述语言RTL代码实现。鉴频鉴相器采用Ⅳ鉴相器和转换器的组合结构,将时域的相位差转换成控制字；滤波器采用结构简单但稳定性好的一阶数字低通滤波器。本文设计的线性DCO采用9级倒相器构成的环形振荡器,通过改变与倒相器并联的三态倒相器数目来改变振荡频率。由DCO版图后仿真得知,DCO线性度较好,分辨率稳定在10ps/控制字。Spectre仿真结果表明振荡频率为183MHz,频偏1MHz时相位噪声为-106.6dbc/Hz。本文设计的全数字锁相环采用SMIC 0.13μm-Micron/Logical/SRAM/MaskROM/Mix-Mode/HVCM/LMOS工艺,IP核面积为0.13485mm2。Hsim仿真结果表明,ADPLL输出频率为400MHz时峰-峰值抖动为38.45ps,周期间抖动为8.914ps,功耗为2.28mw,环路捕获时间小于15μs。测试结果表明,锁相环的捕获频率范围为200MHz～500MHz,输出频率为200MHz时峰-峰值抖动为133ps,周期间抖动为46ps。

目录

文摘

英文文摘

声明

第一章绪 论

1.1本课题研究背景

1.2本文的主要工作和意义

1.3论文结构

第二章全数字锁相环的数学模型

2.1锁相环的基本原理

2.2全数字锁相环的数学模型

2.3本章小结

第三章全数字锁相环的噪声分析

3.1噪声性能参数

3.2全数字锁相环的噪声模型

3.3振荡器噪声分析

3.4本章小结

第四章数控振荡器的设计

4.1数控振荡器的类型

4.2 DCO设计

4.3本章小结

第五章全数字锁相环实现以及仿真

5.1 PFD电路

5.2 T2D转换电路

5.3数字滤波器

5.4可编程分频器

5.5整体电路

5.6本章小结

第六章全数字锁相环版图实现以及仿真测试

6.1版图实现

6.2仿真结果

6.3测试结果

6.4本章小结

第七章总结与展望

致谢

参考文献

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