超高速时钟数据恢复电路及分接器电路研究

摘要

随着半导体工艺（尤其CMOS工艺）特征尺寸的不断缩小及集成电路（IC）规模的不断增大，IC越来越快的工作速度，客观上要求IC之间的通信带宽应该也大体与之成比例地增长；然而摩尔定律（Moore's Law）和Rent定律（Rent’s rule）告诉我们，为了保证IC系统的平衡发展，每个输入输出（I/O：Input/Output）接口的平均通信带宽需要持续不断地增加。时钟数据恢复即CDR（Clock and DataRecovery）技术及DEMUX（Demultiplexing）技术是高速I/O通信的关键技术，所以对这两项技术的研究具有非常重要的意义。
　　 本文首先总结、分析及比较了各种串行和并行CDR相关的技术，着重研究了基于锁相环PLL（PhaseLocked Loop）型CDR的设计。详细讨论了各种相关的模块，如PD（Phase Detector）、FD（FrequencyDetector）、V/I（Voltage-to-Current Converter）、CP（Charge Pump）及VCO（Voltage-Controlled Oscillator）等，并提出了以环路增益（Loop Gain）为中心的CDR的设计方法。
　　 在对现存的基本CDR技术和时钟策略进行比较分析的基础上，结合具体的应用环境，分别设计了针对单路串行和多路并行I/O接口的CDR及相应的MUX/DEMUX方案。该方案能满足“即插即用”--全集成、全自动的要求，不需要任何外部参考时钟，外接元件或外部调谐，只要加上电源和数据源即可工作。
　　 采用SMIC0.18μm CMOS工艺，设计了一种2.5 Gb/s全速率CDR及5Gb/s2:1半速率MUX芯片。其中的CDR采用了Pottbacker PFD（Phase/Frequency Detector），4级环形全差分VCO产生I/Q信号。VCO单元采用电流折叠技术来克服低电源电压和低VCO压控灵敏度需求之间的冲突；其中，互耦对增加了一个电流源来提高VCO压控特性的线性度。整个芯片面积为670μm×760μm，功耗为112 mW，其中CDR消耗60mW。CDR输入灵敏度在25mV以下，牵引范围为800MHz，恢复出的时钟的单端摆幅超过300mV，RMS抖动为3.69 ps，占空比为49.6％，相位噪声为-111.54 dBc/Hz@10kHz offset（-117.45dBc/Hz@1MHz offset）。
　　 采用SMIC0.18μm CMOS工艺设计了一种5Gb/s半速率CDR及5Gb/s1:2DEMUX芯片。由于半速率CDR能够实现DEMUX的功能，所以5Gb/s1:2 DEMUX实际上是嵌入在半速率PD中的。本CDR采用三点采样半速率三态Bang-bang型PD技术，4级环形伪差分VCO产生半速率PD所需的I/Q时钟。芯片面积为675μm×675μm，功耗为140 mW。仿真显示，恢复出来的时钟峰峰值抖动为3.7ps。
　　 采用SMIC0.18μm CMOS工艺，设计了一款2.5 Gb/s/ch全速率CDR及2:15 Gb/s/ch半速率MUX芯片。该芯片的功能为：4路2.5 Gb/s/ch并行输入数据，经过两路并行2:15 Gb/s/ch半速率MUX，复接输出为两路5Gb/s/ch的数据。并行CDR部分由PLL、DLL及PM（Path Matching）技术交叉组合共同实现。版图电路部分横向尺寸为450μm满足设计目标（不超过500μm）的要求。整个芯片面积为673μm×667μm，功耗为200mW，复接器输出数据单端摆幅为370mV，RMS抖动为8ps。6个这样的芯片模块并排放置在一起，就构成了12路并行光I/O接口阵列的输入端。
　　 采用SMIC0.18μm CMOS工艺，设计了一款5Gb/s/ch半速率CDR及5Gb/s/ch1:2 DEMUX芯片。该芯片的功能为：3路5 Gb/s/ch并行数据输入数据，经过两路并行5Gb/s/ch1:2 DEMUX，分接输出为六路2.5Gb/s/ch的数据。并行CDR部分由1个PLL和2个DLL共同实现。版图电路部分横向尺寸为750μm满足设计目标（不超过750μm）的要求。整个芯片面积为1200μm×943μm，功耗为380mW。分接输出数据单端信号摆幅大于300mV，RMS抖动为6ps。4个这样的芯片模块并排放置在一起，就构成了12路并行光I/O接口阵列的接收端。
　　 采用SMIC0.18μm CMOS工艺，设计了一款最高速为20Gb/s的1:2 DEMUX芯片。该DEMUX具有以下特点，即采用标准的MCML逻辑以使电路具有工作速度高、抗干扰性能强等优点；包含了数据输入缓冲，增加了电路的完整性，同时也降低了DEMUX对输入数据质量的要求；采用静态锁存器单元，使DEMUX工作范围相对于采用动态锁存器的DEMUX更宽，等等。芯片面积为875μm×640μm，功耗为144mW，其中核心电路仅占28％。

目录

文摘

英文文摘

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表格

第1章 绪论

1.1 高速I/O传输系统简介

1.2 时钟恢复电路及分接器/复接器电路在高速I/O传输系统中的应用

1.2.1 高速I/O信令(signaling)

1.2.2 时钟(timing,clocking)与同步(synchronization)

1.2.3 CDR及DEMUX/MUX在高速I/O系统中的应用

1.3 集成电路工艺的选择及设计流程

1.4 课题背景及课题来源

1.5 论文研究内容

参考文献

第2章 时钟数据恢复(CDR)电路的构造及基本原理

2.1 经典的时钟恢复电路

2.1.1 前馈相位跟踪型CDR

2.1.2 反馈相位跟踪型CDR

2.1.3 盲过采样型CDR

2.1.4 频率辅助捕获技术

2.1.5 CDR技术的融合与发展

2.2 并行CDR电路的构造及基本原理

2.2.1 并行传输系统

2.2.2 几种经典的并行CDR电路

2.3 锁相环(PLL)的基本原理

2.3.1 锁相环的基本构造及线性化模型

2.3.2 锁相环的几个重要参数

2.3.3 锁相环的稳态相位误差分析

2.3.4 锁相环的工作频率范围划分

2.4 延迟锁定环(DLL)的基本原理

2.4.1 延迟锁定环的基本构造及其环路特性

2.4.2 延迟锁定环的伪锁问题

2.5 小结

参考文献

第3章 基于锁相环(PLL)的CDR的设计方法

3.1 CDR设计的抖动指标

3.1.1 抖动与相位噪声

3.1.2 噪声对数据采样判决的影响

3.1.3 PLL的抖动及相位噪声

3.1.4 CDR设计的抖动性能指标

3.2 基于锁相环(PLL)的CDR的基本构造

3.2.1 经典的PD/PFD电路

3.2.2 经典的V/I和电荷泵及环路滤波器电路

3.2.3 经典的VCO电路

3.2.4 CDR的三态特性

3.2.5 CDR的频率捕获范围

3.3 基于PLL的CDR设计方法

3.3.1 周期参考信号CPPLL的设计方法

3.3.2 线性CDR的设计方法

3.3.3 Bang-Bang型CDR设计方法

3.3.4 线性CDR vs.Bang-bang型CDR设计方法

3.4 小结

参考文献

第4章 5Gb/s串行互联系统中CDR电路设计

4.15Gb/s串行光互连系统

4.2 系统CDR方案选择

4.2.1 发送端方案

4.2.2 接收端方案

4.3 CDR电路中常用的CML逻辑模块

4.42.5Gb/s全速率CDR以及MUX的设计

4.4.12.5Gb/s全速率CDR设计

4.4.25Gb/s半速率MUX设计

4.4.3 仿真分析

4.4.4 版图设计与芯片照片

4.4.5 仿真及测试结果

4.55Gb/s半速率CDR及分接器的设计

4.5.1 PD设计

4.5.2 XOR设计

4.5.3 V/I及环路滤波器设计

4.5.4 环形VCO设计

4.5.5 路径选择电路

4.5.6 版图设计

4.5.7 仿真结果

4.6 小结

参考文献

第5章 5Gb/s/ch并行互联系统中CDR电路设计

5.112路5Gb/s/ch并行光互联系统

5.212路5Gb/s/ch并行光互联阵列中的CDR

5.2.1 并行光收发阵列中的接口及并行CDR

5.2.2 并行CDR方案的选择

5.3 并行2.5 Gb/s全速率CDR及5Gb/s半速率MUX设计

5.3.12.5 Gb/s全速率PLL及5Gb/s MUX设计

5.3.22.5 Gb/s全速率DLL设计

5.3.3 版图设计与芯片照片

5.3.4 仿真分析

5.3.5 测试结果

5.4 并行5Gb/s半速率CDR的设计

5.4.15Gb/s半速率PLL设计

5.4.25Gb/s半速率DLL设计

5.4.3 版图设计与芯片照片

5.4.4 仿真分析

5.4.5 测试结果

5.5 小结

参考文献

第6章 20Gb/s CMOS分接器设计

6.1 分接器的介绍

6.2 电路设计方法

6.320Gb/s CMOS分接器设计

6.3.1 数据输入缓冲设计

6.3.2 锁存器设计

6.3.3 输出缓冲设计

6.4 版图设计与芯片照片

6.5 仿真及测试结果

6.6 小结

参考文献

第7章 总结与展望

7.1 本论文所做的主要工作及研究成果

7.2 对进一步研究工作的建议

致 谢

攻读博士学位期间已发表论文目录