数字真随机数发生器的设计与实现

摘要

对于一个加密系统而言，随机数的随机性质量一定程度上决定了信息安全系统的安全性。本文的目标是设计并实现一种基于全数字电路的真随机数发生电路，输出序列需通过NIST SP800-22和FIPS140-2随机数测试标准检测。
　　数字真随机数发生器一般由熵源和后处理两部分组成。熵源利用不可预测的一些物理机理作为随机源，后处理用来消除或者降低熵源输出的偏置与相关性。本文基于斐波那契与伽罗瓦环振引入亚稳态子环振结构，设计了一种基于亚稳态反馈环振结构的熵源。该结构采用10个亚稳态斐波伽罗瓦反馈环振异或构成，其中每个亚稳态斐波伽罗瓦反馈环振由5级亚稳态斐波那契环振与7级亚稳态伽罗瓦环振异或组成。亚稳态斐波伽罗瓦反馈环振在采样时钟为低电平时，各个子环振将会从大反馈环振中断开，自成环路，输出处于亚稳状态;采样时钟为高电平时各子环振进入生成模式，亚稳态斐波伽罗瓦反馈环振变成斐波伽罗瓦反馈环振进行振荡，此时进行采样输出。相较于普通斐波那契与伽罗瓦环振，该结构的亚稳态事件更容易发生，且能降低序列连续比特位之间的相关性。后处理方案采用冯诺依曼纠偏法，可以在不影响原始序列随机性的同时有效消除偏差。为进一步增加随机性，采集方式采用各个反馈环振独立采样后，异或结合再采样的手段，来有效制造亚稳态事件。
　　本设计采用QuartusⅡ软件自动综合而成，并在Altera CycloneⅣ4CE115 FPGA上实现。采用NIST SP800-22与FIPS140-2随机数统计测试集对二进制输出序列进行了随机性验证。结果表明本设计在250MHz、200MHz和100MHz等多种采样频率下，输出序列经过后处理后能够稳定通过NISTSP800-22与FIPS140-2测试。电路一共使用397个逻辑单元实现，输出速率最高为62Mbps。与其它相似原理真随机数发生器相比，具有高输出速率和较低硬件开销的优点。

目录

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摘要

第一章 绪论

1．1 课题背景及意义

1．2 国内外研究现状

1．3 课题的主要工作、设计指标和组织结构

第二章 随机数基本概念及发生器原理与检测方法

2．1 随机数的基本概念

2．2 随机数发生器的原理及其分类

2．2．1 真随机数发生器的模块划分

2．2．2 真随机数发生器原理与随机性来源

2．2．3 振荡器采样法真随机性来源

2．2．4 真随机数发生器后处理技术

2．3 随机数检测方法

2．3．1 随机序列的统计检验

2．3．2 随机序列的常见测试方法

2．4 本章小结

第三章 数字真随机数发生器的设计

3．1 真随机数发生器设计目标

3．2 熵源设计

3．2．1 亚稳态斐波那契和亚稳态伽罗瓦环形振荡器

3．2．2 亚稳态环形振荡器

3．2．3 亚稳态斐波那契反馈环振

3．2．4 亚稳态伽罗瓦反馈环振

3．2．5 META-GARO环振与META-FIRO环振结合

3．2．6 熵源随机性分析

3．3 采集手段

3．3．1 采集方式

3．3．2 采样时钟的生成

3．4 后处理方案

3．5 本章小结

第四章 数字真随机数发生器的实现与随机数检测

4．1 数字真随机数发生器的FPGA实现

4．2 随机数序列的测试与真随机数发生器输出性能分析

4．2．1 区分输出信号中的真伪随机性

4．2．2 环振熵源抖动分析

4．2．3 随机数测试

4．3 本章小结

第五章 总结与展望

5．1 工作总结

5．2 展望

致谢

参考文献

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