高性能低功耗全数字锁相环的研究与实现

摘要

无线通信技术对军事、科学、商务等许多方面都有着深远的影响。随着半导体产业的高速发展，全集成的射频收发机降低了无线通信的成本、提高了无线通信的性能。锁相环作为本振信号产生电路，是射频收发芯片中的核心模块之一，影响到收发机的接收端灵敏度、带外杂散辐射以及功耗等。而数字CMOS工艺的发展使全数字锁相环具有更好的集成性、可移植性和抗噪声性能等优势。但目前对全数字锁相环的研究还不够深入，尤其是噪声性能与功耗难以兼顾。本文以符合IEEE802.15.4标准的2.4GHz频段Zigbee收发芯片为应用背景，着重于高性能低功耗全数字锁相环的研究和实现。
　　论文的主要工作及创新点包括:1）根据2.4GHz频段Zigbee射频收发机的应用背景，分析并推导了全数字锁相环的性能指标，确立了整数型含反馈分频器的全数字锁相环架构，并基于matlab与Cadence仿真平台验证了该架构的有效性，同时分配了模块指标。2）提出了一种基于边沿切换电路的随机时间-数字转换器(Stochastic Time-to-Digital Converter，STDC)电路结构，通过交替切换输入时钟的上升沿，实现动态匹配，在实现相同分辨率的情况下，所需比较器数量为传统STDC结构的一半，提高了电路的抗PVT特性。设计了一种差分结构的时间比较器，消除了输入时钟下降沿对比较器判决结果的影响。相比于传统STDC电路，本文的STDC电路功耗降低了30％，解决了分辨率与功耗、面积的矛盾关系。3）提出了一种具有高调谐精度的数控振荡器(Digital ControlledOscillator，DCO)结构，包含三级电容阵列，中、精级电容单元由两对PMOS对管反向连接构成，实现了不高于300kHz/LSB的DCO增益;使用△∑调制器对精级电容阵列控制字进行调制，将DCO的频率分辨率提高到2kHz;DCO中、精级电容阵列控制字采用温度编码形式，提高了DCO调谐的线性度。4）设计了一种具有零相位启动功能的可编程分频器，采用SCL结构实现基于可置数D触发器的递减计数器电路，提高了可编程分频器的电路速度，实现了分频器启动时就令环路相位误差接近零的效果，不仅满足了STDC中比较器电路的功能需求，还缩短了锁定时间。
　　论文基于TSMC130nmCMOS工艺设计了一款应用于2.4GHz频段Zigbee射频收发机的全数字锁相环，并进行了流片与测试。芯片面积为0.94mm×0.98mm，测试结果表明，在1.2V电源电压下，芯片总功耗为12mW，锁定时间小于2.5μs，锁相环输出频率范围为2.39GHz～2.56GHz，相位噪声性能优于-81 dBc/Hz@10kHz和-122.8dBc/Hz@1MHz，RMS抖动小于4.6ps，峰-峰值抖动小于25.7ps。论文研究设计的全数字锁相环满足作为Zigbee射频收发机本振信号产生器的应用要求。

目录

声明

摘要

第一章 绪论

1．1 课题背景与意义

1．2 论文的主要工作和创新点

1．3 论文的结构

第二章 全数字锁相环综述

2．1 全数字锁相环与模拟锁相环的对比与分析

2．2 全数字锁相环的分类与基本原理

2．2．1 含反馈分频器的全数字锁相环

2．2．2 不含反馈分频器的全数字锁相环

2．3 全数字锁相环的性能指标

2．3．1 相位噪声与抖动

2．3．2 功耗与面积

2．3．3 锁定时间

2．3．4 频率分辨率

2．3．5 调谐范围

2．3．6 本文全数字锁相环性能指标

2．4 全数字锁相环研究现状

2．5 本章小结

第三章 高性能低功耗全数字锁相环系统设计

3．1 高性能低功耗全数字锁相环的结构设计

3．2 全数字锁相环环路参数设计

3．2．1 全数字锁相环的线性模型

3．2．2 全数字锁相环环路特性分析

3．2．3 环路滤波器的设计

3．3 全数字锁相环的噪声模型

3．4 全数字锁相环的行为级模型

3．5 全数字锁相环系统仿真验证

3．5．1 环路稳定性仿真

3．5．2 锁相环相位噪声仿真

3．6 本章小结

第四章 低功耗时间-数字转换器的研究与设计

4．1 时间-数字转换器的研究

4．1．1 基于延迟线结构的时间-数字转换器

4．1．2 pipeline型时间-数字转换器

4．1．3 ΔΣ型时间-数字转换器

4．1．4 随机时间-数字转换器

4．1．5 时间-数字转换器发展趋势分析

4．2 时间-数字转换器的性能指标

4．3 一种基于边沿切换电路的随机时间-数字转换器

4．3．1 时间-数字转换器总体结构

4．3．2 边沿切换电路

4．3．3 比较器阵列

4．3．4 量化效应对相位噪声的影响

4．3．5 仿真结果与分析

4．4 本章小结

第五章 全数字锁相环其它模块的研究与设计

5．1 高调谐精度数控振荡器的研究与设计

5．1．1 应用于无线收发系统的数控振荡器设计考虑

5．1．2 ΔΣ调制器的研究与设计

5．1．3 一种高调谐精度数控振荡器的研究与设计

5．2 零相位启动分频器的研究与设计

5．2．1 零相位启动技术的工作原理

5．2．2 分频器核心电路的设计

5．3 自适应频率校准电路设计

5．4 数字环路滤波器设计

5．5 本章小结

第六章 ADPLL型频率综合器版图设计与测试

6．1 版图设计

6．1．1 DCO核心电路版图设计

6．1．2 STDC核心电路版图设计

6．2 锁相环芯片测试及结果分析

6．2．1 DCO调谐曲线澍试

6．2．2 锁相环相位噪声测试

6．2．3 锁相环时钟抖动测试

6．2．4 锁相环功耗测试

6．2．5 锁相环性能总结

6．3 本章小结

第七章 总结和展望

7．1 论文总结

7．2 展望

致谢

参考文献

博士阶段获得的研究成果