3.125Gb/s SerDes发射系统中PLL时钟倍频器的设计

摘要

为了满足人们对信息流量不断增长的需求，一种串行通信技术SerDes以其成本低、容量大、速度高、抗干扰能力强等优点成为高速接口技术的主流而被广泛应用。本论文设计的时钟发生器是SerDes系统中的一个重要模块，采用TSMC0.18μm CMOS工艺实现，为3.125Gb/s SerDes发射系统提供时钟信号。
　　本论文设计的时钟发生器采用电荷泵锁相环结构，输入156.25MHz的参考时钟，输出发射系统所需的312.5MHz和1.5625GHz的时钟信号。数字电路部分和输出缓冲级电路采用全CMOS逻辑实现，以降低电路的功耗。其中鉴频鉴相器采用D触发器和或非门逻辑实现三态结构，使反馈延迟变小，在消除鉴相死区的同时减小了盲区范围，提高鉴相精度。电荷泵电路利用增益提升技术增大输出端电阻，提高电路匹配性。压控振荡器使用三级环形结构，每级延迟单元为差分结构，并加入了正反馈锁存器，使输出波形电平转换速度变快、对称性变好，同时降低了相位噪声。结合串行器结构设计分频器的分频比，应先进行5分频，输出占空比为20％、频率为312.5MHz的时钟信号，再进行2分频，输出与参考时钟频率相等的信号。
　　整个电路芯片面积为0.395mm×0.495mm。由后仿真结果看出，TT工艺角下，当工作电压为1.8V，负载为50Ω，输出信号频率为1.5625GHz，单端摆幅为331mV时，锁相环的核心功耗为5.4mW，锁定时间小于400ns。由测试结果知，该锁相环的锁定范围为1.499GHz～1.974GHz，均方根抖动为1.997ps，功耗为25mW，满足设计指标。

目录

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摘要

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表格

第1章 绪论

1．1 课题背景与意义

1．2 国内外研究现状

1．3 研究内容

1．3．1 设计指标

1．3．2 时钟倍频器的方案选择

1．4 论文组织

第2章 锁相环基本原理

2．1 锁相环的基本构成和工作状态

2．2 锁相环的线性分析

2．2．1 锁相环的相位数学模型

2．2．2 系统的稳定性分析

2．3 电荷泵锁相环的结构和原理

2．3．1 鉴频鉴相器

2．3．2 电荷泵

2．3．3 分频器

2．3．4 低通滤波器

2．4 电荷泵锁相环的相位噪声和抖动分析

2．4．1 相位噪声和抖动的关系

2．4．2 电荷泵锁相环噪声传递函数

2．5 本章小结

第3章 关键模块结构选择与分析

3．1 鉴频鉴相器

3．1．1 PFD结构的选择

3．1．2 PFD的非理想特性分析

3．2 电荷泵

3．2．1 CP结构的选择

3．2．2 CP的非理想特性分析

3．3 压控振荡器

3．3．1 VCO的结构选择

3．3．2 环形VCO的分析

3．4 分频器

3．4．1 分频器的方案选择

3．4．2 整数分频器的分析

3．5 本章小结

第4章 电荷泵锁相环电路设计

4．1 鉴频鉴相器的电路设计

4．2 电荷泵电路设计

4．3 压控振荡器的设计

4．4 分频器的设计

4．5 低通滤波器的设计

4．5．1 锁相环系统环路特性分析

4．5．2 LPF参数的计算

4．6 输入输出缓冲的设计

4．6．1 输入缓冲的设计

4．6．2 输出缓冲的设计

4．7 本章小结

第5章 系统的版图设计、仿真与测试结果

5．1 系统的版图设计

5．2 系统的后仿真结果

5．2．1 系统的瞬态后仿真结果

5．2．2 系统的噪声后仿真结果

5．3 测试方案和测试结果

5．3．1 测试方案

5．3．2 测试结果

5．4 本章小节

第6章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

攻读硕士学位期间发表的论文