一种用于存储级并行度评估的经验模型

摘要

每周期指令数（Instructions Per Cycle，IPC）是衡量CPU性能的重要指标，研究CPU中微结构参数与IPC的关系能够启发微结构的改进方向。目前，经验建模方法已经广泛用于研究微结构参数对IPC的影响。存储级并行度（Memory Level Parallelism，MLP）作为影响IPC大小的一个关键变量，一直以来缺乏对其的有效建模。
　　本文建立了一个使用微结构参数评估MLP大小的经验模型。论文阐述了现代CPU中的典型微结构，包括流水线、超标量、乱序执行与依赖检查、寄存器重命名、重排缓冲区、分支预测、存储层次等微结构。整个模型分为数据获取，数据清洗和数据预测三个部分。在数据获取部分，获得经验模型训练所需的数据，包括动态特征参数和MLP大小数据。使用分代模型讨论了相关微结构参数对MLP的影响，在实验平台上找到这些微结构参数对应的动态特征参数;使用数学公式精确定义了MLP，设计算法从实验平台中提取MLP大小数据。在数据清洗部分，对数据进行预处理以方便经验模型的求解。过滤或者填补数据中的遗漏值;使用K近邻分类器算法过滤掉MLP数据中的稀疏部分;使用稀疏自编码器算法对动态特征参数进行降维，提高模型的求解速度。在数据预测部分中，训练经验模型来预测MLP。使用动态特征参数作为经验模型的输入，通过对MLP数学定义的等价变换，使用变换后的各分量作为经验模型的输出，使用神经网络作为训练工具来预测MLP的值。
　　经验模型在时钟周期精确的仿真平台GEM5上运行3个Android应用进行测试。结果表明:对MLP大小的预测准确率达到91.37％～92.75％。该经验模型的结果能够收敛到一个符合物理意义的评估结果，为研究微结构参数与CPU性能指标的类似课题提供了参考。

目录

声明

摘要

第一章 绪论

1．1．论文背景

1．2．国内外研究现状

1．3．研究内容与设计指标

1．3．1．研究内容

1．3．2．设计指标

1．4．论文组织结构

第二章 CPU微结构分析

2．1．CPU的性能描述

2．2．CPU微结构概述

2．2．1．流水线

2．2．2．超标量

2．2．3．乱序执行与依赖检查

2．2．4．寄存器重命名

2．2．5．重排缓冲区

2．2．6．分支预测

2．2．7．存储层次

2．3．CPU微结构的评估方法

2．3．1．微结构参数与设计空间

2．3．2．解析建模

2．4．GEM5平台

2．4．1．GEM5中的CPU模型

2．4．2．GEM5的运行

2．5．本章小结

第三章 MLP的分析与经验模型的建立

3．1．MLP概述

3．1．1．MLP的定义

3．1．2．MLP对CPI的影响

3．2．影响MLP的微结构参数分析

3．2．1．分代模型

3．2．2．发射窗口大小与ROB大小

3．2．3．串行化指令

3．2．4．指令获取失败事件

3．2．5．Load指令发射策略

3．2．6．分支预测失败事件

3．3．MLP的经验建模

3．3．1．数据获取

3．3．2．数据清洗

3．3．3．数据预测

3．4．本章小结

第四章 测试结果与分析

4．1．测试平台介绍

4．2．MLP经验模型的数据分析

4．2．1．MLP获取算法的验证与结果分析

4．2．2．K近邻分类算法的验证与结果分析

4．2．3．稀疏自编码器模型的验证与结果分析

4．2．4．预测存储访问发生次数的经验模型的验证与结果分析

4．2．5．预测MLP大小的经验模型的验证与结果分析

4．3．本章小结

第五章 总结与展望

5．1．总结

5．2．展望

致谢

参考文献

作者简介