PCI Express2.0物理层关键模块的设计与验证

摘要

共享并行架构的PCI总线因其结构和性能上的瓶颈已制约着计算机和外设的飞速发展，由Intel发布的第三代I/O总线技术PCI Express协议是对PCI总线的革命性升级。PCI Express属于高速串行点对点双通道高带宽传输，具有高性价比、高可扩展性和高灵活性的特点。在PCI Express分层协议中，物理层承担着链路上数据发送与接收的任务，对其进行研究则具有一定的价值和意义。
　　论文首先介绍了国内外研究现状和PCI Express总线的链路和带宽、拓扑结构、设备分层和数据包等基本概念，然后简要分析了处理层、数据链路层以及物理层的功能以及数据在PCI Express设备各分层之间交互的过程。论文深入研究了PCI Express2.0协议规范中的物理层的功能与结构，并基于FPGA在250MHz时钟频率下成功实现了4通道物理层的主要功能。
　　论文采用自项向下的设计方法，对物理层进行了模块划分和结构设计。用Verilog HDL完成了LTSSM、复用器与解复用器、扰码与解扰器、16B/20B编码与解码器、弹性缓冲器、通道对齐等物理层关键模块的RTL设计。用Modelsim与Debussy完成了模块和系统的功能仿真，并给出了相应的仿真结果。利用ISE软件进行了设计综合、布局布线，并给出了RTL级视图和逻辑资源使用情况，然后下载到Xilinx公司FPGA开发板VC707上进行物理层4通道的环回测试。功能仿真和FPGA验证结果表明，设计的物理层符合PCIExpress2.0规范，逻辑功能基本正确。
　　最后论文指出了设计存在的不足和研究的进一步方向，并提出了改进的意见。

目录

声明

摘要

本论文专用术语的注释表

第1章 绪论

1．1 研究背景及意义

1．2 国内外研究现状

1．3 论文主要内容与结构安排

第2章 PCI Express协议综述

2．1 PCI Express线路

2．2 PCI Express系统拓扑结构

2．3 PCI Express设备分层与数据包

2．4 PCI Express各分层的功能

2．5 本章小结

第3章 物理层解析

3．1 物理层概述

3．2 控制字符与有序集

3．2．1 控制字符

3．2．2 有序集

3．3 发送部分

3．3．1 发送(Tx)缓冲区

3．3．2 多路复用器(Mux)

3．3．3 字节拆分

3．3．4 扰码器

3．3．5 8B／10B编码器

3．3．6 串行器

3．3．7 差分发送驱动器

3．4 接收部分

3．4．1 差分接收器

3．4．2 接收时钟恢复与解串器

3．4．3 符号锁定

3．4．4 弹性缓冲器

3．4．5 通道间相位补偿

3．4．6 8B／10B解码器

3．4．7 字节重组逻辑与过滤器

3．5 链路训练和初始化

3．6 本章小结

第4章 物理层的设计与实现

4．1 设计指标与模块划分

4．2 链路训练和状况状态机(LTSSM)

4．2．1 检测状态

4．2．2 轮询状态

4．2．3 配置状态

4．2．4 L0状态

4．2．5 链路中的其它状态

4．2．6 LTSSM其它细节

4．3 发送缓冲区与多路复用器

4．4 解复用器与接收缓冲区

4．4．1 每通道数据预处理

4．4．2 解复用器

4．5 扰码／解扰器

4．5．1 16位并行LFSR算法

4．5．2 扰码／解扰执行规则

4．6 16B／20B编码器与解码器

4．6．1 8B／10B编码器

4．6．2 16B／20B编码器

4．6．3 8B／10B解码器

4．6．4 16B／20B解码器

4．7 弹性缓冲器

4．7．1 弹性缓冲器实现方式

4．7．2 弹性缓冲器的深度

4．7．3 弹性缓冲器结构

4．8 通道对齐

4．8．1 COM符号对齐

4．8．2 通道对齐

4．9 GTX高速收发器

4．10 本章小结

第5章 物理层的仿真与验证

5．1 软硬件环境

5．2 模块功能仿真

5．3 物理层系统仿真

5．4 设计综合

5．5 FPGA验证

5．6 本章小结

第6章 总结和展望

致谢

参考文献

攻读硕士学位期间已发表论文