28nm工艺下双核Cortex-A9处理器芯片的物理设计

摘要

随着工艺制程的不断进步，工艺特征尺寸不断减小，集成电路规模不断增大，对集成电路设计提出了更高要求。在超深亚微米工艺下，由于供电电压减小，互连延时在路径延时中所占的比例增大，工艺偏差和串扰等现象加剧，使芯片物理设计遇到了诸多难题和挑战。研究在先进工艺下的芯片物理设计，缩短设计周期，设计出性能更高，面积更小和功耗更低的高质量芯片将具有重要的实际意义。
　　本文研究了一款基于28nm工艺的双核Cortex-A9处理器芯片的物理设计，首先分析了双核处理器芯片的整体架构，时钟结构和主要功能模块的性能及其组成，然后对物理设计中的布图规划，电源规划，布局，时钟树综合(Clock Tree Synthesis，CTS)，布线和验证阶段的设计细节进行了研究和探讨。在布图规划阶段，确定了芯片的尺寸，并完成了宏单元，特殊单元和I/O单元的布局。在电源规划阶段，完成了电压域的划分，电源及其连接关系的定义，并对电源条和电源环进行了设计。在布局阶段，由于互连线延时复杂度不断提高导致常规式布局流程中的时序和拥塞情况难以和综合结果保持一致，进而影响布局质量，因此，本文对布局流程进行了改进，采用了基于dcg(designcompiler graphical)改进型布局流程使布局和综合环节实现版图信息的交互，从而改善了时序和拥塞度。在关键的时钟树综合阶段，针对片上波动和时钟门控技术造成传统设计方法难以实现时钟偏差最小化目标，本文采用了更先进的时钟同步优化技术，将时钟树综合和优化同步完成，并最大化利用了有用时钟偏差，从而减小了时钟树单元面积和功耗，也使芯片的频率提高了6％。在布线环节中，本文采用了跳线法和插入保护二极管法有效修复了天线效应，同时，重点讨论了串扰现象产生的原理和常用修正方法。为了达到签核标准，本文完成了芯片的时序验证，形式验证，功耗验证和物理验证。
　　本文采用了中芯国际28nmHKMG工艺对双核A9处理器芯片完成了物理设计和仿真验证，验证结果表明:芯片门总数为157万，尺寸为5299μm*5300μm，功耗为2.4W，最高频率达到1.3GHz，电压降比例小于5％，满足了设计指标要求。本文设计的双核A9处理器芯片在高性能低功耗处理器芯片中具有很好的应用前景。

目录

声明

摘要

第一章 绪论

1．1 研究背景和意义

1．2 集成电路工艺发展趋势和芯片物理设计现状

1．2．1 集成电路工艺发展趋势

1．2．2 芯片物理设计现状

1．3 课题研究的主要内容和设计指标

1．3．1 课题研究的主要内容

1．3．2 设计指标

1．4 论文结构的安排

第二章 双核A9处理器芯片的物理设计流程概述

2．1 芯片后端物理设计流程

2．1．1 后端数据准备

2．1．2 布图规划和电源规划

2．1．3 标准单元的布局

2．1．4 时钟树综合

2．1．5 布线

2．1．6 时序修复和芯片验证

2．2 双核A9处理器芯片的功能结构概述

2．2．1 双核处理器芯片的整体架构

2．2．2 RTL编码的层次结构

2．2．4 芯片动态电压频率设计

2．2．5 芯片的时钟结构

2．3 28nm工艺下物理设计面l临的问题

2．4 本章小结

第三章 双核A9处理器芯片的布图规划和布局

3．1 双核A9处理器芯片布图规划和布局阶段的设计考虑

3．2 芯片的布图规划

3．2．1 芯片后端层次结构划分

3．2．2 芯片尺寸的确定

3．2．3 宏单元的布局

3．2．4 特殊单元的布局

3．3 电源网络规划

3．3．1 电压域的划分

3．3．2 电源及其连接关系的定义

3．3．3 电源环的设计

3．3．4 电源条的设计

3．4 基于dcg改进型布局和常规式布局流程的对比分析

3．4．1 常规式布局流程

3．4．2 常规式布局流程中互连延时的挑战

3．4．3 基于dcg改进型布局流程

3．5 标准单元布局设计及实现

3．5．1 基于dcg改进型布局流程的实现步骤

3．5．2 时序路径分组和时序优化

3．5．3 特殊功能标准单元的逻辑优化

3．5．4 两种流程布局结果对比

3．6 本章小结

第四章 双核A9处理器芯片的时钟树综合和布线

4．1 双核A9处理器芯片时钟树综合和布线阶段的设计考虑

4．2 基于ccopt的改进型时钟树综合和平衡式时钟树综合的对比分析

4．2．1 传统平衡式时钟树综合

4．2．2 平衡式时钟树综合的时序挑战

4．2．3 基于ccopt的改进型时钟树综合

4．3 基于时钟同步优化流程的时钟树综合设计和实现

4．3．1 时钟偏差

4．3．2 双核处理器的时钟信号分析和约束

4．3．3 多模式下时钟树综合

4．3．4 基于时钟同步优化流程的时钟树综合实现

4．3．5 两种流程下时钟树综合结果对比

4．4 布线

4．4．1 布线类型及其原理

4．4．2 天线效应的预防和修复

4．4．3 串扰的预防和修复

4．4．4 双核处理器芯片布线的实现和结果

4．5 本章小结

第五章 双核A9处理器芯片的验证和签核

5．1 芯片的时序验证

5．1．1 多模式下合适工艺角的选择

5．1．2 时序签核

5．2 双核处理器芯片的形式验证

5．3 双核处理器芯片的物理验证

5．3．1 设计规则检查(DRC)

5．3．2 电路图和版图对比验证(LVS)

5．4 双核处理器芯片的功耗验证

5．4．1 功耗验证

5．4．2 电压降验证

5．5 验证结果对比分析

5．6 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

致谢

参考文献

攻读硕士学位期间取得的研究成果