一种应用于TDC的低抖动多相高频时钟产生电路设计

摘要

随着系统芯片规模的不断扩大，特征尺寸的缩小，芯片工作频率越来越高，基于环形振荡器的高频时钟产生电路，具有片上集成、多相位输出和结构简单等诸多优点。但在传统的时间数字转换电路(Time-to-Digital Converter，TDC)中，时钟频率随制造工艺、电源和温度的变化，以及随机抖动将直接制约TDC精度与分辨率性能的改善，因此基于温度补偿架构所实现的多相移时钟产生电路已无法满足TDC计数的根本需求。
　　为了改善时钟的动态性能，本文主要针对闭环的锁频环(Frequency Locked Loop，FLL)和锁相环(Phase Locked Loop，PLL)系统架构进行对比验证，详细阐述了反馈系统的工作原理，并重点针对环路稳定性和噪声性能进行建模分析。在FLL系统中基于电荷共享技术和窄脉冲产生逻辑构成的频率电压转换电路，通过采样输出频率实现电压的转换，在误差放大器的输入端与输入转换电压进行比较，利用该误差量动态调节振荡器的输出频率，跟随参考频率的变化。在PLL系统中采用一种改进的鉴频鉴相器结构，同时基于反馈补偿方式的电荷泵架构能够有效提高电流的匹配精度，分频器则采用基于真单相时钟的D触发器结构构成，具有低功耗和强抗电源噪声特点。
　　基于TSMC0.35μm CMOS工艺，在Cadence平台下完成了电路的前后仿真验证和系统版图设计。芯片的测试结果表明，在FLL系统中频率跟随过程近似存在7.4MHz的固有偏差，在典型频率180MHz下，均方根抖动近似38.68ps(@55μs)，相位偏差达到+8.68-10.15％;而在PLL系统中当振荡频率达到180.004MHz，占空比为51.12％，相位偏差±8.40％，均方根抖动近似4.23ps，峰峰值抖动达到38.45ps，基本能够满足两段式TDC的应用需求。最后论文对测试过程中存在的问题进行了深入分析，并针对系统的精度误差和时钟抖动提出了改进意见。

目录

声明

摘要

第一章 绪论

1．1 研究背景与意义

1．2 国内外研究现状与发展趋势

1．3 研究内容与设计指标

1．3．1 研究内容

1．3．2 设计指标

1．4 论文组织结构

第二章 环形振荡器理论基础

2．1 环形振荡器基本原理

2．1．1 反馈控制理论

2．1．2 压控环振模型

2．1．3 器件噪声特性

2．2 延迟单元时间模型

2．2．1 单端延迟单元

2．2．2 差分延迟单元

2．3 相位噪声线性模型

2．3．1 线性时变模型

2．3．2 相位噪声优化

2．4 开环抖动累积效应

2．5 本章小结

第三章 低抖动多相高频时钟产生电路设计

3．1 TDC需求分析

3．2 闭环锁频环系统架构

3．2．1 环路稳定特性

3．2．2 噪声传输特性

3．3 闭环锁相环系统架构

3．3．1 环路稳定特性

3．3．2 相位噪声优化

3．4 关键模块电路设计与前仿真验证

3．4．1 压控振荡器

3．4．2 频率电压转换电路

3．4．3 误差放大器

3．4．4 鉴频鉴相器

3．4．5 电荷泵电路

3．4．6 分频器电路

3．5 本章小结

第四章 系统前后仿真验证与版图设计

4．1 系统前仿真验证

4．2 关键模块版图设计

4．2．1 布图规划

4．2．2 关键模块版图设计

4．3 系统后仿真验证

4．4 本章小结

第五章 芯片测试与结果分析

5．1 测试平台

5．1．1 芯片封装

5．1．2 板级设计

5．2．2 测试方案

5．2 关键模块测试

5．3 系统芯片测试

5．4 结果分析与改进意见

5．5 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

攻读硕士学位期间发表的论文