SEP6210芯片AES加解密模块的设计

摘要

随着物联网的高速发展，它的安全问题也越来越引起人们的重视。东南大学苏州集成电路重点实验室研发的SEP6210芯片可以广泛应用于智能家居、可穿戴设备等领域。为应对物联网短距离通信对数据安全性的需求，提高SEP6210芯片对数据加解密的安全性，本文基于AMBA2.0协议，选取当今最安全可靠的AES(Advanced Encryption Standard)算法，在SEP6210内部硬件实现AES加解密模块，实现对数据的加解密。
　　本文介绍了AES算法加解密的流程操作，将AES待处理数据变换为128位的状态矩阵，然后在状态矩阵上进行列操作、行操作、密钥扩展和密钥异或操作。AES算法的加解密流程操作都是在状态矩阵上进行。根据ASIC(Application Specific Integrated Circuit)资源受限设计原则，本文考虑芯片的面积大小、功耗和性能，同时结合SEP6210芯片实际的应用背景，提高了AES模块数据吞吐率和减小芯片面积。本文通过对状态矩阵的行移位和Xtime函数分别完成AES算法中行变换和列变换的硬件设计。针对实现难点S盒，本文采用逻辑组合实现法、降阶实现法、查找表实现法三种实现方法进行分析比较。根据实际的SEP6210芯片设计需要，在S盒面积和吞吐率之间来权衡取舍，本研究选择查找表实现法来构建S盒。本文设计的AES模块具有数据模式和数据流模式两种工作模式，数据流模式可以灵活地选取数据长度，在实际的应用环境中能够保持良好的数据吞吐率。
　　本文最终对实现的AES模块通过软件仿真，使用Verilog编写代码，基于SMIC0.18um工艺库进行综合、物理实现。通过ASIC测试，本研究设计的AES模块可以支持128位密钥和待处理数据加解密，数据模式和数据流模式都可以工作正常，SEP6210AES模块数据吞吐率可以达到0.4Gbps，满足了SEP6210对数据安全处理的需要，其研究成果对于应用芯片数据加解密技术具有一定的工程实用价值。

目录

声明

摘要

第一章 绪论

1．1 论文的背景概述

1．2 研究现状

1．3 研究目标

1．4 论文主要内容及结构安排

第二章 SEP6210中AES算法简介

2．1 AES算法数学基础

2．1．1 有限域的定义

2．1．2 有限域GF(28)数学运算

2．2 SEP6210中AES算法流程

2．2．1 加密过程

2．2．2 解密过程

2．2．3 密钥扩展编排

2．3 SEP6210资源受限设计准则

2．4 本章小结

第三章 AES加解密核的设计与优化

3．1 AES加解密核结构

3．2 S盒设计

3．2．1 组合逻辑实现

3．2．2 GF(28)降阶实现

3．2．3 查找表实现

3．2．4 S盒实现方法分析与比较

3．3 列变换设计

3．4 轮密钥扩展设计

3．5 本章小结

第四章 AES加解密模块的设计与实现

4．1 AES模块总体结构

4．2 AES加解密模块接口定义

4．2．1 接口信号描述

4．2．2 寄存器描述

4．3 AES模块工作模式

4．4 本章小结

第五章 验证及结果分析

5．1 RTL代码仿真

5．1．1 数据处理模式加解密验证

5．1．2 数据流处理模式加解密验证

5．2 ASIC测试

5．2．1 数据处理模式加解密验证

5．2．2 数据流处理模式加解密验证

5．3 本章小结

第六章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

攻读硕士学位期间发表的论文