高速QC-LDPC码译码器的研究与设计

摘要

随着时代的信息化发展，大量互联网应用的涌现，网络数据量大增。人们对通信可靠性和高效性的要求越来越高。作为第三代前向纠错技术的代表，LDPC具有接近香农限的优秀性能，其编译算法简单灵活，成为了研究与应用的热点，并被3GPP采纳为未来5G通信中eMBB场景数据信道的长码编码方案。其中QC-LDPC作为LDPC码的一个子类，不仅继承了LDPC优秀的性能，而且具有特殊的结构，能够进一步降低编译码复杂度，这使得QC-LDPC被广泛应用于通信系统和相关应用中。 本文研究了QC-LDPC的译码算法的优化和硬件实现。在算法方面，利用分层算法的特点，提出了C1EF和NALA两个改进算法，前者结合（1120，840）QC-LDPC码的特殊结构，在译码终止条件触发时，通过修正变量节点处的错误，提高译码性能。而加快层间信息传递的NALA算法则通过辅助的译码流程使主译码流程每次进行校验节点更新计算时能够获得更多的新信息，从而改善了性能。仿真结果表明，两种改进算法的译码性能比原算法都有明显的改善。 在硬件实现方面，本文完成了（1120，840）QC-LDPC分层译码器的整体结构设计，其中包括输入输出缓存模块、变量信息存储模块、校验信息存储模块和校验更新模块等。在此基础上采用HDL进行了RTL级设计，并使用Xilink公司的Vivado软件进行了设计、仿真和实现，最后给出了综合结果和时序报告，结果表明设计的译码器可以工作在125MHz的时钟频率下，功能正确。

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