基于扩展相容性扫描树的低测试响应数据量方法研究

摘要

全扫描测试是一种最有效和流行的可测性设计技术。它广泛地应用在超大规模集成(VLSI)电路和片上系统(SOC)中。全扫描测试技术通过将时序电路中的寄存器单元改造成扫描单元，并将这些扫描单元组织成单个或多个扫描链。全扫描测试技术的测试应用时间依赖于扫描链的长度。全扫描测试技术将时序电路的测试产生问题转化为组合电路的测试产生问题，降低了测试生成的复杂度，并提高了故障覆盖率。但是，测试应用时间、测试数据量和测试功耗都大大增加。扩展相容性扫描树技术通过添加逻辑非和异或函数扩展扫描单元的相容性，并对相容扫描单元扫描移入相同的测试向量值，显著地减少了测试应用时间，测试激励数据量以及测试功耗，但测试响应数据量变大，而且布线复杂度增加。针对原始扩展相容性扫描树技术中的缺点，本文提出了以下两个改进方法。 首先，为了降低测试响应数据量和布线难度，本文提出了一种新的扩展相容性扫描树结构。在此结构中，利用原始扩展相容性扫描树扫描单元的分组结果，将扫描单元重新分组，并按分组的大小重新排序，最后把扫描树倒置。实验结果表明：改进的扩展相容性扫描树结构保持了原结构在降低测试应用时间、测试激励数据量、平均测试功耗和面积开销方面的优势，同时降低了测试响应数据量和布线复杂度。对于ISCAS'89基准电路，S38584的叶节点数降低了30.16％；其它几个比较大的电路的布线复杂度平均降低了50.73％。 其次，为了进一步减少扫描树测试结构需要的引脚数以及测试响应数据量，同时克服错误位扩散带来的困难，本文在异或网络的基础上，设计了一种适用于扫描树结构的测试响应压缩器。该压缩器由扩散抑制电路和异或网络构成，通过抑制电路消除错误位扩散给测试响应压缩带来的困难。最后用实验数据从性能上分析了该测试响应压缩器的适用性，对于ISCAS'89标准电路，最高将输出压缩74倍，且没有别名产生。

目录

文摘

英文文摘

论文说明：图表目录

声明

第1章绪论

1.1数字电路测试

1.2基本的电路测试技术和方法

1.2.1功能测试和结构测试

1.2.2故障模型

1.2.3可测试性分析

1.2.4自动测试向量生成

1.2.5故障模拟

1.3可测试性设计

1.3.1扫描设计

1.3.2内建自测试

1.3.3边界扫描设计

1.4测试数据压缩

1.5测试面临的挑战

1.6低费用低功耗可测试性设计研究现状

1.7本文主要工作与组织结构

第2章全扫描测试技术简介

2.1引言

2.2伊利诺伊扫描测试结构

2.3多扫描链测试结构

2.4扫描树技术

2.5排序技术

2.6扫描链阻塞技术

2.7输入冻结技术

2.8 小结

第3章测试数据压缩方法

3.1引言

3.2测试压缩基本原理

3.3测试激励压缩

3.4测试响应压缩

3.4.1时间域压缩器

3.4.2空间压域缩器

3.4.3空间域和时间域混合压缩器

3.5 小结

第4章并行故障模拟器简介

4.1引言

4.2并行故障模拟算法PROOFS

4.2.1基础知识

4.2.2 PROOFS算法

4.3并行故障模拟算法HOPE

4.3.1基本概念

4.3.2减少并行模拟的故障数

4.3.3故障注入策略

4.3.4故障分组策略

4.4小结

第5章基于扩展相容性扫描树结构的低测试响应数据量低布线难度方法

5.1引言

5.2原始扩展相容性扫描构造

5.3改进的扩展相容性扫描树结构

5.3.1扫描单元重新分组

5.3.2分组重新排序

5.3.3扫描树倒置

5.3.4扩展相容性扫描树的改进算法

5.4参数计算方法

5.5实验结果

5.6小结

第6章扩展相容性扫描树中的测试响应压缩器设计

6.1引言

6.2适用于扫描树结构的测试响应压缩器设计

6.2.1扩散抑制电路设计

6.2.2掩盖信号生成策略

6.2.3异或网络构造策略

6.3测试响应压缩器的程序实现

6.4实验结果

6.5小结

结束语

参考文献

附录A 攻读硕士学位期间发表的论文和参加的项目

致谢