数模混合信号芯片的测试与可测性设计研究

摘要

随着芯片规模的不断扩大，设计和制造过程中所产生的各种问题都导致芯片测试的难度和成本越来越高，传统的测试模型和测试方法显得难以胜任，测试开销急遽增加。在模拟及混合信号电路领域，由于电路形式及处理信号的独特性，测试理论相对落后，使得测试难度更大。尤其是当前，SOC系统设计和深亚微米工艺都带来了新的问题，测试正逐渐成为设计的瓶颈，研究人员要花更多的精力在如何降低测试成本上。测试和可测性设计的理论与技术已经成为VLSI领域中的一个重要研究方向，它们在理论和实践中都有十分突出的价值。 本文从集成电路基本测试理论和测试方法开始，逐步深入地对系统级模数混合信号芯片的可测性进行研究。首先，对系统级芯片进行可测性分析，从基本的故障模型开始，对故障的分类、故障模拟、测试向量生成及其算法等方面进行初步的分析，然后对可测性设计进行深入的研究，包括专项设计、扫描设计、边界扫描测试、内建自测试技术，并且使用FPGA芯片实现了一个BIST的例子，其包括测试向量发生器、被测内核和特征分析器。通过对被测内核注入故障，然后对正常电路和注入故障后的电路分别进行仿真来说明BIST的正确性和有效性。接着，对混合信号电路测试进行了专门的探讨，通过对模拟电路的仿真策略和混合信号的仿真策略进行比较来说明混合信号电路设计和仿真的困难性，并且对用来描述混合电路设计和仿真的VHDL—AMS语言进行介绍，指出用VHDL—AMS语言来设计的基本流程和VHDL—AMS中扩展的新概念，同时也介绍了混合信号测试总线IEEE1149.4标准在VLSI中的应用。本文最后介绍了DSP测试混合信号电路的原理，并且介绍了参与研发的基于DSP的集成电路及PCB板的智能混合信号电路与系统测试仪的软硬件设计。总之，具有低廉的测试成本、尽可能高的故障覆盖率和高度可靠的混合信号芯片的可测性设计方法将是系统级芯片进一步发展的要求。

目录

文摘

英文文摘

声明

第1章绪论

1.1本课题研究的背景、目的

1.2国内外研究状况

1.3本文主要研究内容

第2章系统级芯片可测性设计分析

2.1可测性概述

2.1.1可测性的发展

2.1.2可测性的度量

2.2可测性设计通用测试流程

2.3故障模型

2.3.1故障及表现形式

2.3.2故障的分类及其故障模型

2.4故障注入及模拟

2.4.1故障模拟的应用

2.4.2故障模拟的方法

2.5测试向量生成

2.5.1测试向量生成概述

2.5.2测试向量满足的充要条件

2.5.3测试向量生成方法

2.5.4 D算法

2.6结果的变换与分析

2.6.1时域-频域分析

2.6.2幅值-时序变换

2.7小结

第3章系统级芯片可测性设计方法

3.1专项设计

3.2扫描设计

3.3边界扫描技术

3.3.1边界扫描单元

3.3.2边界扫描结构

3.3.3边界扫描设计

3.4内建自测试技术

3.4.1 RAM BIST

3.4.2 ROM BIST

3.4.3 BIST的FPGA实现

3.5小结

第4章数模混合信号电路测试

4.1概况

4.1.1混合信号电路

4.1.2混合信号仿真策略

4.1.3 VHDL-AMS介绍

4.2混合信号测试标准IEEE1149.4

4.3基于DSP的混合信号测试

4.3.1混合信号测试系统架构及基本流程

4.3.2基于DSP的测试系统

4.4小结

第5章混合信号电路与系统测试仪的研发

5.1自动测试系统概述

5.2混合信号电路与系统测试仪的设计方案

5.2.1基本原理

5.2.2系统硬件组成

5.2.3 DSP软件总流程

5.3 PC与DSP 通信的设计与实现

5.3.1通信模块硬件电路组成

5.3.2通信模块软件设计

5.4基本测试模块

5.4.1运算放大器的测试

5.4.2数字芯片测试

5.4.3 PCB测试

5.5小结

结论

参考文献

致谢

附录