适用于微处理器的容错加固技术研究与实现

摘要

随着集成电路集成度越来越高，电源电压越来越小，开关信号变化速率越来越快，集成电路所面临的软错误问题越发严重。线间串扰、接地反弹、外部辐射等都可能会引发芯片内部不可预测的软错误，严重影响系统的安全性和可靠性。而在空间环境中，由于存在大量高能粒子辐射，使得芯片内部产生各种单粒子效应(SEE)，器件软错误率(SER)会显著升高。防护单粒子引发的软错误最直接有效的方法是从材料和工艺角度出发，但是成本过高仅适用于国防和军工。
　　针对以上的问题，本文以一款8051型微处理器为研究原型，以单粒子效应引发的软错误为研究对象，通过分析软错误产生机制，结合微处理器的具体电路结构，针对单粒子软错误从RTL级研究了微处理的容错加固技术。针对传统三模冗余技术的缺陷，提出了改进型时空二模冗余（IST-DMR）技术，IST-DMR技术相比于传统的三模冗余技术，引入更少的面积延迟开销，拥有更好的防护性能。研究检错纠错码（EDAC）原理和算法，分析了普通汉明码检错纠错能力的不足并加以改进，引入刷新机制，增设扩展偶校验位，可以防止错误积累，能检测并纠正存储单元的单bit翻转，检测大部分多位错误。充分研究Berger码的原理和算法，提出改进型Berger码检错技术通过检测操作数和运算Berger码的奇偶性来进行检错，大大简化了Berger码检测电路的结构和实现难度。在微处理器进行容错加固后面积开销为15.5％，延迟开销为7.14%，然后，本文还提出一种可操作性极强的仿真故障注入方法评估了加固后的微处理器的可靠性，仿真结果表明加固后的微处理器平均故障率由82.49%下降到12.35%，对于典型的SET和SEU具有近乎100%的防护能力。最后加固后的微处理器经过数字后端流程，采用SMIC180nm工艺进行了流片。本文为开发高可靠性微处理器提供了参考和经验。

目录

声明

1 绪论

1. 1研究背景

1. 2研究现状

1. 3论文内容结构

2 关键容错加固技术研究

2. 1改进型时空二模冗余技术

2. 3 检错纠错技术

2. 4 ALU的加固技术

2. 5本章小节

3 针对8051型处理器的容错加固实现

3. 1 加固前的微处理器结构

3.2 IST-DMR技术加固实现

3. 3 扩展型汉明码EDAC技术加固实现

3. 4 ALU加固实现

3. 5容错加固的开销

3. 6 本章小结

4 加固微处理器的可靠性评估

4. 1可靠性评估平台

4. 2故障注入过程

4. 3可靠性分析结果

4. 4 本章小结

5 总结与展望

5. 1 全文总结

5. 2对未来工作的展望

致谢

参考文献