SoC片上系统测试调度优化技术研究

摘要

随着集成电子技术的飞速发展，系统芯片(SoC，System-on-a-Chip)得到越来越广泛的应用，其采用了IP核复用技术，具有集成度高、体积小、性能稳定，开发周期短等诸多优势。但是，芯片集成的功能越来越多，结构也越来越复杂，内部IP核的数量在持续增长，测试时间急剧增加。针对这些问题，有必要研究有效的测试调度方法，以实现测试时间的优化。主要研究内容有：
　　首先，深入研究可测性设计、内建自测试、边界扫描测试、扫描测试等SoC测试相关技术，提出本课题的总体研究方案。主要从测试体系结构和测试调度算法两方面展开研究与设计。从测试环和测试访问机制两方面对测试体系结构进行设计；对测试调度问题进行划分，并从减少测试时间的角度，设计IP核并行测试调度算法。
　　其次，完成了测试体系结构的设计。使用Verilog语言对测试环的组成部分边界寄存器、旁路寄存器、指令寄存器进行了功能描述与模块封装，实现完整测试环的构建；设计了一种测试总线按位划分的测试访问机制。使用Modelsim软件对设计的结构进行仿真，验证功能正确性。
　　然后，对比分析测试调度经典算法，提出基于改进蚁群的测试调度算法，并且应用实例，将本文的调度方法与线性规划、遗传算法进行实验结果比较，表明该算法可以缩短SoC的总测试时间。
　　最后，选用ITC’02标准测试电路d695为被测电路，对其进行可测性设计，搭建了实验平台。设计了不同 TAM带宽下的实验，将本文调度方法与其他方法的实际测试时间进行对比，验证了该方法的优越性。

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第1章 绪 论

1.1 课题背景及研究的目的和意义

1.2 SoC测试调度优化技术国内外研究现状

1.3 本文的主要研究内容

第2章 SoC测试调度优化总体方案设计

2.1 总体研究方案设计

2.2 SoC测试技术

2.3 SoC测试体系架构

2.4 测试调度

2.5 本章小结

第3章 SoC测试体系结构的设计

3.1 引言

3.2 测试壳的设计

3.3 测试访问机制TAM的设计

3.4 仿真实验

3.5 本章小结

第4章 SoC测试调度算法的优化

4.1 引言

4.2 测试调度常用算法分析

4.3 基于改进蚁群算法的优化调度方法设计

4.4 实例分析与对比

4.5 本章小结

第5章 实验平台搭建与实例验证

5.1 引言

5.2 实验平台搭建

5.3 上位机软件的设计

5.4 被测电路的可测性设计

5.5 测试调度方法验证

5.6 本章小结

结论

参考文献

攻读硕士学位期间发表的论文及其它成果

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致谢