Imec, Kapeldreef 75, B-3001 Leuven, Belgium;
Computer architecture; FinFETs; Integrated circuit interconnections; Layout; Logic gates; Random access memory; Routing; 5nm; DTCO; SRAM; multiple patterning; parametric yield; standard-cell library; statistical simulation; variability; vertical GAA nanowire FETs;
机译:子5 nm技术节点的无连接门 - 全围绕垂直堆叠纳米线FET的特征与优化
机译:FinFET向面向CMOS技术扩展的堆叠纳米线FET的演进
机译:先进的CMOS本体和FinFET技术中的ESD问题:处理,保护设备和电路策略
机译:电路和过程共同设计与垂直门 - 全纳米线FET技术,以扩展5nm及超越技术的CMOS缩放
机译:用于存储器应用的纳米级多栅极FET的技术-电路协同设计和分析。
机译:随机纳米氮化钛晶粒引起的动态功率延迟的特性波动以及全能门纳米线CMOS器件和电路的纵横比效应
机译:多层垂直门 - 全周系纳米线FET标准电池用于高级技术节点的综合