退出
我的积分:
中文文献批量获取
外文文献批量获取
机译:时序电路中路径延迟故障的可测试性设计
Tapan J. Chakraborty; Vishwani D. Agrawal; Michael L. Bushnell;
机译:一种新的顺序电路,具有用于路径延迟故障的组合测试生成复杂性
机译:使用测试点的大型组合电路中路径延迟故障的可测试性设计
机译:测试平衡时序电路中路径延迟故障的方法
机译:测试同步数字电路中的路径延迟故障。
机译:时滞随机系统的事件触发容错控制设计
机译:使用测试点的大型组合电路的路径延迟故障的可测试性设计
机译:同步时序电路的延迟测试生成。
机译:路径延迟故障的可测试性设计方法和路径延迟故障的测试模式生成方法
机译:在顺序逻辑电路中测试路径延迟故障的方法
机译:非扫描时序电路中延迟故障的测试方法
抱歉,该期刊暂不可订阅,敬请期待!
目前支持订阅全部北京大学中文核心(2020)期刊目录。