On-Chip-Analyse von integrierten Spannungsreglern zur Optimierung der Storfestigkeit

摘要

Die Untersuchung des Storfestigkeitsverhaltens von ICs war das Ziel in dieser Arbeit. Dazu wurde ein DPI-Aufbau erstellt und mit Hilfe von S-Parametern charakterisiert. Ausgehend von den Messergebnissen wurde ein Simulationsmodell des Aufbaus erstellt. Ein spezieller Testschaltkreis, in dem auf wichtige interne Knoten zugegriffen werden kann, wurde entwickelt. Das interne Verhalten des ICs unter dem Einfluss hochfrequenter Storungen wurde anhand von Messungen untersucht. Es konnten aufgrund der Zuganglichkeit interner Messpunkte Effekte analysiert werden, welche mit Standardstorfestigkeitstests nicht bestimmt werden konnten. Ein Simulationsmodell eines Teilmoduls des ICs wurde gebildet und das Verhalten mit Messungen verglichen. Eine gute Ubereinstimmung zwischen Simulation und Messung konnte erzielt werden. Die entwickelte Methode scheint geeignet, um auch komplexe ICs durch Simulationen zu analysieren und optimieren.