adders; discrete cosine transforms; high definition video; image resolution; video coding; HEVC; N-point 1D-DCT hardware design; N/2 adder unit; N/2 multiple constant multiplication unit; hardware resource minimization; high efficient video coding standard; minimal bit representation; partial butterfly unit; shift-add block; ultra high definition video resolution; Adders; Discrete cosine transforms; Hardware; Mathematical model; Standards; Video coding;
机译:HEVC视频编码器的高效硬件整数运动估计器的设计与实现
机译:针对HEVC的4 x 4、8 x 8、16 x 16和32 x 32逆核心变换的基于算法的快速成本有效且硬件高效的统一体系结构设计
机译:硬件友好的HEVC运动估计:针对高清视频的新算法和高效VLSI设计
机译:HEVC的N点1D-DCT的高效硬件设计
机译:HEVC intra编码器的算法和硬件共同设计
机译:节能耐用的可植入神经信号处理硬件的优先设计方法
机译:可变N点一维DCT的节能硬件架构