Handel-C Design Enhancement for FPGA-Based DV Decoder

机译：基于FPGA的DV解码器的Handel-C设计增强

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In the paper the authors present an implementation of the algorithm of DV Decoder conformant to IEC-61834-2 standard in reprogrammable resources . A software implementation has been realized and then transferred to the Handel-C language. By parallelization of the algorithm and using language mechanisms in Handel-C the processing efficiency has been increased 10 times with respect to the initial hardware implementation. The implementation has been verified in hardware-software environment with real data transmitted on-line from a DV camcorder.

机译：在本文中，作者呈现了在可重编程资源中符合IEC-61834-2标准的DV解码器算法的实现。已经实现了一种软件实现，然后将其传送到Handel-C语言。通过算法的并行化和手表中的语言机制 - C对于初始硬件实现，处理效率增加了10次。在硬件 - 软件环境中验证了实现，具有从DV摄像机在线传输的真实数据。

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来源
《International Workshop on Reconfigurable Computing: Architectures and Applications》|2006年||共6页
会议地点
作者
Slawomir Cichoń; Marek Gorgoń; Miroslaw Pac;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类计算技术、计算机技术;
关键词
Parallel algorithm; high level languages; video decompression; field programmable gate array;

机译：并行算法;高级语言;视频解压缩;现场可编程门阵列;

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