multiplying circuits; pipeline processing; feedback; dual transmission gate adiabatic logic; 8/spl times/8-bit multiplier; low-power DSP; adiabatic multiplier; pipelined structure; feedback control; next-stage buffer output;
机译:准绝热三元CMOS逻辑中5 / spl times / 5 trits乘法器的设计与实现
机译:利用MOS电流模式逻辑电路设计低功耗8×8位并行乘法器
机译:利用传输晶体管逻辑的低功耗16 / spl倍/ 16-b并行乘法器
机译:一种新的双传输门绝热逻辑和用于低功耗DSP的8 / spl次/ 8位乘法器的设计
机译:用于生物医学植入装置的低功耗8比特500 ks / s SAR ADC的设计与分析
机译:一种用于前庭假体的低功耗时分多路复用矢量矩阵乘法器
机译:采用可逆逻辑门的3-1-1--压缩机高速低功耗Vedic乘法器的设计与分析