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【2h】

Design and analysis of High-Speed Low-Power Vedic Multiplier with 3-1-1-2 compressor Using Reversible Logic gates

机译：采用可逆逻辑门的3-1-1--压缩机高速低功耗Vedic乘法器的设计与分析

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S Ms.Dharani; Mr.Abin Satheesan; M A Asuvanti; Ranjith Kumar; S Vidhya;
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年度 2021
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1. Design and performance analysis of reconfigurable modified Vedic multiplier with 3-1-1-2 compressor [J] . Sivanandam K., Kumar P. Microprocessors and microsystems . 2019,第MARa期

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2. Design and Implementation of Vedic Multipliers Using Reversible Logic Gates [J] . Ravi JN, Vijay Prakash AM, Madan S Journal of Electrical & Electronic Systems . 2018,第2期

机译：可逆逻辑门的吠陀乘法器的设计与实现
3. Design and Implementation of FPGA based 64-bit MAC Unit using VEDIC Multiplier and Reversible Logic Gates [J] . P. SivaNagendra Reddy, M. Saraswathi Indian Journal of Science and Technology . 2017,第3期

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4. Design of Vedic Multiplier Using Reversible Logic Gates [C] . Anirudh Awade, Prachi Jain, S. Hemavathy, International Conference on Advances in Electrical and Computer Technologies . 2020

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5. Design, analysis, and synthesis of 16 bit arithmetic logic unit using reversible logic gate. [D] . Midde, Bharath Reddy. 2016

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6. Logic reversibility and thermodynamic irreversibility demonstrated by DNAzyme-based Toffoli and Fredkin logic gates [O] . Ron Orbach, Françoise Remacle, R. D. Levine, 2012

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7. Design of a Low Power Vedic Multiplier using BKG Reversible Logic Gate [O] . Mayur S M 2018

机译：使用BKG可逆逻辑门设计低功耗Vedic乘法器

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