parallel multiplier; communication circuit amp; system; low power amp; high speed system architecture; VLSI design; synthesis amp; optimization; CMOS technology;
机译:使用新型部分乘积发生器和4:2压缩器的紧凑型快速并行乘法器的设计和分析,用于高速DSP应用
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机译:高速数组乘法器的并行(p,q)计数器的实现
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机译:基于三个并行GF(2 / sup k /)位级流水线数字串行乘法器的快速椭圆曲线加密处理器架构