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【24h】

50-nm vertical sidewall transistors with high channel dopingconcentrations

机译:具有高沟道掺杂的50nm垂直侧壁晶体管浓度

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摘要

Vertical MOSFETs have been proposed in the roadmap ofsemiconductors as a candidate for sub 100 nm CMOS technologies. Aprocess flow using sidewall gates and implantations instead of multiplelayer depositions reduces process complexity and offers better CMOScompatibility. High doping concentrations in the channel are needed forsub 100 nm devices. Especially for vertical transistors the uniformchannel doping is more critical than for a planar technology, whereoptimized profiles can be easier implemented. Therefore, we investigatedfor the first time vertical MOSFETs with high channel dopingconcentration up to 1*1019 cm-3 and channellengths down to 50 nm. The impact of the high doping levels on thresholdvoltage and on tunneling currents is discussed. Finally, by using slightprocess modifications first results on vertical double gate MOSFETs willbe presented, which in principle can operate with an undoped channelregion
机译:垂直MOSFET已在以下路线图中提出 半导体作为亚100纳米CMOS技术的候选者。一种 使用侧壁浇口和注入而不是多次注入的工艺流程 层沉积降低了工艺复杂性并提供了更好的CMOS 兼容性。沟道中需要高掺杂浓度 低于100 nm的器件。特别是对于垂直晶体管而言, 通道掺杂比平面技术更为关键,在平面技术中, 优化的配置文件可以更容易地实现。因此,我们调查了 第一次采用高沟道掺杂的垂直MOSFET 浓度高达1 * 10 19 cm -3 和通道 长度低至50 nm。高掺杂水平对阈值的影响 讨论了电压和隧穿电流。最后,通过使用轻微 垂直双栅极MOSFET的工艺修改第一结果将是 呈现,原则上可以在非掺杂通道上运行 地区

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