CMOS integrated circuits; frequency locked loops; oscillators; AFLL; CMOS process; DCO; SPARC M6 processor features; adaptive clock generation; asymmetric frequency locked loop; improved noise immunity; on-chip Ldi-dt noise; power 14 mW; size 28 nm; voltage noise; Calibration; Clocks; Frequency locked loops; Frequency modulation; Logic gates; Noise; System-on-chip;
机译:简化数字锁相环的方式:未来采用数字信号处理来减轻杂散和干扰的时钟生成
机译:平滑数字锁相环的方式:未来时钟生成,数字信号处理,用于缓解刺激和干扰
机译:具有高频补偿和时钟生成的增强数字合成锁相环
机译:28nm SPARC M6处理器中自适应时钟生成的非对称频率锁定环路(AFLL)
机译:用于频率合成器和时钟恢复电路的CMOS自动量程锁相环集成电路
机译:正反馈回路将昼夜节律时钟因子CLOCK-BMAL1链接到基本转录机制
机译:28nm容错硬化逐个设计分频器,用于减少时钟和数据恢复中的软错误