Binary multiplication; FPGA; HDL; Parallel multiplier; Partial product; Serial bit multiplier;
机译:基于LFSR的比特串行GF(2M)G F(2M)使用不可缩短的三组乘法器
机译:基于约瑟夫森锁存逻辑的位串行乘法器
机译:基于二进制决策图的高速比特串行SFQ加法器的设计与实现
机译:基于HDL的N×N位串行乘法器的实现
机译:一个C编译器,用于实现基于FPGA的位串行DSP系统。
机译:总胆固醇的国家趋势掩盖了HDL和非HDL胆固醇以及总胆固醇与HDL胆固醇比率的异质变化:对亚洲和西方国家458个基于人群的研究的汇总分析
机译:基于HDL设计的各种乘法器的性能比较。