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A High-Speed Area-Efficient Architecture for the Arithmetic in GF(2m)

机译：GF（2m）中算法的高速高效区域结构

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《2006 8th International Conference on Solid-State and Integrated Circuit Technology(第八届国际固态和集成电路技术会议)论文集》|2006年|2016-2018|共3页
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机译：用于实时图像分解的1D / 2D可重新配置的9/7和5/3 DWT过滤器的内存和区域高效分布式算术基于模块化VLSI架构，用于实时图像分解
2. High-Throughput, Area-Efficient Architecture of 2-D Block FIR Filter Using Distributed Arithmetic Algorithm [J] . Kumar Prashant, Shrivastava Prabhat Chandra, Tiwari Manish, Circuits, systems, and signal processing . 2019,第3期

机译：使用分布式算术算法的2维块FIR滤波器的高通量，高效区域结构
3. Low Latency Area-Efficient Distributed Arithmetic Based Multi-Rate Filter Architecture for SDR Receivers [J] . Agarwal Ashok, Bopanna Lakshmi Journal of circuits, systems and computers . 2018,第8期

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