Adders; Optimization; Power dissipation; Computer architecture; Digital signal processing; Signal processing algorithms; Standards;
机译:通过新的部分产品生成方案改进了签名二进制乘数
机译:通过使用CMOS技术中改进的列压缩树和优化的最终加法器来改善乘法器设计
机译:用于FPGA的快速乘法器生成器,具有基于LUT的部分产品生成和列/行压缩
机译:有符号二进制乘法器的部分乘积生成器
机译:对笛卡尔符号规则的乘法器进行了改进的程度
机译:偏微分方程并行解的细化树划分
机译:并行乘数实现的部分乘积缩减方法的能量延迟分析