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A new full-chip verification methodology to prevent CDM oxide failures

机译:防止CDM氧化物故障的新的全芯片验证方法

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摘要

This paper describes a new full-chip CDM ESD verification method that enables the evaluation of complete integrated circuits (ICs) for CDM risk. We demonstrate that a robust analysis must comprehend millions of locations of driver-receiver (D/R) pairs on an IC, an accurate model of the grid resistance and an adequate representation of the CDM current distribution.
机译:本文介绍了一种新的全芯片CDM ESD验证方法,该方法能够评估完整集成电路(IC)的CDM风险。我们证明了可靠的分析必须理解IC上数百万的驱动器-接收器(D / R)对的位置,电网电阻的准确模型以及CDM电流分布的适当表示。

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