clocks; embedded systems; logic partitioning; logic testing; system-on-chip; IP cores; bandwidth conversion; domain partitioning; embedded core test; gated-clocks; multiple clock domains; optimal test schedules; power constraints; power-aware test wrappers; system-on-c;
机译:功率约束下用于多时钟域IP内核封装设计的有效域分区
机译:功率约束下具有多个时钟域的嵌入式内核的测试封装设计和优化
机译:具有分区时钟域的功耗受限的IP内核封装设计
机译:在功率约束下使用域分区在包装器设计中为IP核心设计
机译:异构多/多核片上系统中的I / O设计和核心电源管理问题。
机译:具有调节相互作用的串联域是强大的生物学设计原则
机译:在功耗限制下在IP内核包装设计中使用域分区